JPS6184117A - デイジタル・アナログ変換装置 - Google Patents
デイジタル・アナログ変換装置Info
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- JPS6184117A JPS6184117A JP20661484A JP20661484A JPS6184117A JP S6184117 A JPS6184117 A JP S6184117A JP 20661484 A JP20661484 A JP 20661484A JP 20661484 A JP20661484 A JP 20661484A JP S6184117 A JPS6184117 A JP S6184117A
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- digital
- waveform
- data
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
術分野
本発明はディジタルデータをアナログデータに変換する
装置に関する。
装置に関する。
来技術
従来この種の装置は一定周期Tに対して、動作パルス幅
を変える、すなわちパルス幅変調方式によりディジタル
データをアナログ値に変!(以下D/A変換と称す)”
7ていた。
を変える、すなわちパルス幅変調方式によりディジタル
データをアナログ値に変!(以下D/A変換と称す)”
7ていた。
この方式によると、例えば半値のアナログイ直を出力す
る場合、パルスのON期間とOFF期間が同じになり1
周波数1/Tの方形波形46号となる。
る場合、パルスのON期間とOFF期間が同じになり1
周波数1/Tの方形波形46号となる。
この周波数1/Tの信号は低周波信号であるため、この
交流成分を取り除くためにはフィルタ効果を上げなけれ
ばならず、応答速度が遅くなるという欠点をもっていた
。tた応答速度を速めるためにはフィルタ効果を下げる
必要があり、リップル成分を増やす原因となっていた。
交流成分を取り除くためにはフィルタ効果を上げなけれ
ばならず、応答速度が遅くなるという欠点をもっていた
。tた応答速度を速めるためにはフィルタ効果を下げる
必要があり、リップル成分を増やす原因となっていた。
目 的
本発明は上記点に鑑みてなされたもので。
応答速度を上げるとともにアナログデータのリップルを
減少させることが可能なディジタルアナログ変換装置を
提供することを目的とする。
減少させることが可能なディジタルアナログ変換装置を
提供することを目的とする。
実施例
以下図面を参照して本発明の詳細な説明する。
第1図は本発明の実施例を概念的に示す図である。クロ
ック発生手段2からディジタルコンピュータlに入力す
るクロックパルスに応じた時間を最小基本時間としてn
個の重み付き波形を波形生成手段により生成し、スイッ
チ入力手段4、通信手段6等により得られたnビットの
ディジタルデータに応じて波形1択初段8、波形合成手
段9により前記波形の中から所定のものを這択合成し、
これによって得られたディジタルパターンを、フィルタ
手段10に入力しアナログ値を得るものである。
ック発生手段2からディジタルコンピュータlに入力す
るクロックパルスに応じた時間を最小基本時間としてn
個の重み付き波形を波形生成手段により生成し、スイッ
チ入力手段4、通信手段6等により得られたnビットの
ディジタルデータに応じて波形1択初段8、波形合成手
段9により前記波形の中から所定のものを這択合成し、
これによって得られたディジタルパターンを、フィルタ
手段10に入力しアナログ値を得るものである。
第2図は本発明を実施するための制御回路を示すブロッ
ク図である。100はfiS3図に示す如き各種パルス
波形を出力するディジタルコンピュータ(以下MPUと
称す)でROM 。
ク図である。100はfiS3図に示す如き各種パルス
波形を出力するディジタルコンピュータ(以下MPUと
称す)でROM 。
RAM等を内蔵した周知のマイクロコンピュータを中心
に構成される。102は第3図に示す如きクロックパル
スを発生する回路で、パルス@L/2f)’)r3ツ?
)パルス信号をMPU100に出力する。104は、粍
々のデータを人力するためのスイッチ、105は種々の
データを表示する表示器、106はMPU I OOと
通信を行ってD/A変換用データをMPU100に送信
するディジタルコンピュータ、100−1 。
に構成される。102は第3図に示す如きクロックパル
スを発生する回路で、パルス@L/2f)’)r3ツ?
)パルス信号をMPU100に出力する。104は、粍
々のデータを人力するためのスイッチ、105は種々の
データを表示する表示器、106はMPU I OOと
通信を行ってD/A変換用データをMPU100に送信
するディジタルコンピュータ、100−1 。
t t O−2はMPU100から出力されるディジタ
ルデータをアナログデータに変換するためのフィルタで
あり、それぞれ抵抗R1,コンデンサC1及び抵抗R2
コンデンサC2より構成されている。
ルデータをアナログデータに変換するためのフィルタで
あり、それぞれ抵抗R1,コンデンサC1及び抵抗R2
コンデンサC2より構成されている。
ここで4ビツトのデータをD/A変換する場合を例にと
り説明する。
り説明する。
第3図において、波形1はハイレベル(H)とロウレベ
ル(L)の比がl=1の信号で。
ル(L)の比がl=1の信号で。
フィルタZoo−1又は110−2は通過することによ
り1/2の直流値が得られる。波形2はHレベルとLレ
ベルの比が1:3の信号で、フィルタ110−1又は1
10−2を通過することにより1/4のアナログ値が得
られる。波形3はHレベルとLレベルの比が1=7の信
号で、フィルタ110−1又は110−2を通過するこ
とにより1/8のアナログ値が得られる。又波形4はH
レベルとLレベルの比がl。
り1/2の直流値が得られる。波形2はHレベルとLレ
ベルの比が1:3の信号で、フィルタ110−1又は1
10−2を通過することにより1/4のアナログ値が得
られる。波形3はHレベルとLレベルの比が1=7の信
号で、フィルタ110−1又は110−2を通過するこ
とにより1/8のアナログ値が得られる。又波形4はH
レベルとLレベルの比がl。
15の信号で、フィルタ110−1又は110−2を通
過することにより1/16の直流値が得られる。これら
の信号波形をD/A変換用のディジタルデータの各ビッ
トに対応させる。
過することにより1/16の直流値が得られる。これら
の信号波形をD/A変換用のディジタルデータの各ビッ
トに対応させる。
即ち、MPU I OOのRAM内の所定の領域に格納
されたD/A変換用ディジタルデータの最上位ビット3
により、波形lをビット2により波形2を、ビット1に
より波形3を、最下位ビットOにより波形4を生成する
ことにより、各ビットに応じて直流値が対応し1合成す
ることにより16段階のアナログ値を得ることができる
。
されたD/A変換用ディジタルデータの最上位ビット3
により、波形lをビット2により波形2を、ビット1に
より波形3を、最下位ビットOにより波形4を生成する
ことにより、各ビットに応じて直流値が対応し1合成す
ることにより16段階のアナログ値を得ることができる
。
例えばディジタルデータが101Oの場合第4図(1)
に不す如ディジタルデータのビット3とビット1に対応
した波形1と波形3を合成したディジタルパターンを生
成することにより、10/1Bのアナログ値を得ること
ができる。
に不す如ディジタルデータのビット3とビット1に対応
した波形1と波形3を合成したディジタルパターンを生
成することにより、10/1Bのアナログ値を得ること
ができる。
又、ディジタルデータが0110の場合、第4図(2)
に示す如くビット2.3に対応した波形2.3を合成し
たディジタルパターンを生成することにより6/16の
アナログ値を得ることができる。
に示す如くビット2.3に対応した波形2.3を合成し
たディジタルパターンを生成することにより6/16の
アナログ値を得ることができる。
次に第6.7図に示すフローチャートを用いて本発明に
よるD/A変換について更に説明する。
よるD/A変換について更に説明する。
まずステップ1(Sl)において スイッチ104から
のデータを入力処理する。また表示器105に表示デー
タを出力する。
のデータを入力処理する。また表示器105に表示デー
タを出力する。
ステツ7’2(S2)においてディンタルコンピュータ
106と通4tSを行ない、D/A変換するためのデー
タを得て、MPU100内のRAM内の所定領域にセン
トする。
106と通4tSを行ない、D/A変換するためのデー
タを得て、MPU100内のRAM内の所定領域にセン
トする。
ステップ3(53)において、所定のRAMのD/Aデ
ータから、D/Aの出力ポートに七ソ卜すべきデータを
得る。
ータから、D/Aの出力ポートに七ソ卜すべきデータを
得る。
この詳細を第7図を用いて説明する。
ステップ10(510)に於て、RAM内に設定された
D/A用カウンタ(D A C)の内容をインクリメン
トする。DACの内容を7キユムレータにロードする。
D/A用カウンタ(D A C)の内容をインクリメン
トする。DACの内容を7キユムレータにロードする。
ステップ11(511)では前ZRAM内に設定された
メモリ(Ml)に1000 (バイナリ値)をセントす
る。ステップ12(S12)ではキャリースラグをリセ
ットし、アキュムレータの内容を右にシフトする。そし
てアキュムレータの内容の最下位ビットはキャリーに移
す、キャリーの内容はアキュムし/−夕の最上位ビット
にセットされる。
メモリ(Ml)に1000 (バイナリ値)をセントす
る。ステップ12(S12)ではキャリースラグをリセ
ットし、アキュムレータの内容を右にシフトする。そし
てアキュムレータの内容の最下位ビットはキャリーに移
す、キャリーの内容はアキュムし/−夕の最上位ビット
にセットされる。
ステップ13(513)ではキャリーフラグがセントさ
れているか否かをrJI定し、キャリーフラグがあれば
ステップ16(516)へ題む、キャリーフラグがなけ
れずステップ14(S 14)へ進む、514ではキャ
リーフラグをリセットし、メモリ(Ml)の内容を右に
シフトする。Mlの内容の雌下位ビットはキャリーに移
す、キャリーの内容はMlの最上位ビットにセットする
。
れているか否かをrJI定し、キャリーフラグがあれば
ステップ16(516)へ題む、キャリーフラグがなけ
れずステップ14(S 14)へ進む、514ではキャ
リーフラグをリセットし、メモリ(Ml)の内容を右に
シフトする。Mlの内容の雌下位ビットはキャリーに移
す、キャリーの内容はMlの最上位ビットにセットする
。
ステップ15(515)ではキャリーフラグがセットさ
れているか否かを判断し、キャリーがあればステップ1
6(516)へ進む、キャリーがなければステップ12
(S12)へ進む。
れているか否かを判断し、キャリーがあればステップ1
6(516)へ進む、キャリーがなければステップ12
(S12)へ進む。
SlOから515までのステップによりカウンタ(DA
C)の値から第5図に示すMlの(+ffを得る。カウ
ンタ(DAC)のインクリメント動作によるMlのデー
タを生成する時系列は第3図の各波形に対応する。
C)の値から第5図に示すMlの(+ffを得る。カウ
ンタ(DAC)のインクリメント動作によるMlのデー
タを生成する時系列は第3図の各波形に対応する。
次にステップ16(S16)で出力ポートL(PL)に
出力するデータを確保するレジスタ(P I R)の内
容をリセットする。ステップ17(517)でMlのデ
ータとボートlに出力するD/Aの変換データ(DAD
I)とのhJIでANDを取り、その結果の(+elが
Oのときステノア’19(519)へ進み、Oでなけれ
ばステップ18(518)へ進む、Staではレジスタ
PIRをセットする。ステップ19(S l 9)では
出カポ−)2(P2)に出力するデータを確保する。レ
ジスタ(P2R)の内容をリセットする。ステップ20
(520)ではMlのデータとポート2に出力するD/
Aの変換データ(D A D 2)との間でANDを取
り。
出力するデータを確保するレジスタ(P I R)の内
容をリセットする。ステップ17(517)でMlのデ
ータとボートlに出力するD/Aの変換データ(DAD
I)とのhJIでANDを取り、その結果の(+elが
Oのときステノア’19(519)へ進み、Oでなけれ
ばステップ18(518)へ進む、Staではレジスタ
PIRをセットする。ステップ19(S l 9)では
出カポ−)2(P2)に出力するデータを確保する。レ
ジスタ(P2R)の内容をリセットする。ステップ20
(520)ではMlのデータとポート2に出力するD/
Aの変換データ(D A D 2)との間でANDを取
り。
その結果の値がOのときサプルーチ/を終り。
Oでないときステップ21(S21)へ進ム。
521ではレジスタP2Rをセットする。
S16から521までのステップは、D/Aの変換デー
タの各ヒントに対し、第3図に示す各波形を出力するか
否かを判定し、判定結果に応じて各波形のうちの所定の
ものを合成するものである。
タの各ヒントに対し、第3図に示す各波形を出力するか
否かを判定し、判定結果に応じて各波形のうちの所定の
ものを合成するものである。
ステップ4(S4)では、クロック発生回路102から
MPU100に入力する外部クロック入力データがハイ
゛レベルであることを検出し1次にローレベルであるこ
とが検出された時にステップ5(S5)へ進む。
MPU100に入力する外部クロック入力データがハイ
゛レベルであることを検出し1次にローレベルであるこ
とが検出された時にステップ5(S5)へ進む。
これは外部クロックの二ンジを検出し、外部クロックの
周期に応じた所定のパルス幅りを得るためである。
周期に応じた所定のパルス幅りを得るためである。
ステップ5(55)では出力用レジスタFIRの内容を
ポート1(PL)に出力する。
ポート1(PL)に出力する。
また出力用レジスタP2Rの内容をボート2(P2)に
出力する。 以上S1から55を繰り返し実行し、出力
されるディンタルパターンのパルス幅の時間を54の判
定により一定の時間しにする。
出力する。 以上S1から55を繰り返し実行し、出力
されるディンタルパターンのパルス幅の時間を54の判
定により一定の時間しにする。
またSlから55までの処理を行うことによりカウンタ
(DAC)の値が1カウントづつカウ/トされ、D/A
の出力波形は合成波形として時系列的に生成することが
できる。
(DAC)の値が1カウントづつカウ/トされ、D/A
の出力波形は合成波形として時系列的に生成することが
できる。
この様に生成された合成波形は、フィルタ110−1,
110−2に入力され1it述の如くアナログ(/iに
変換される。
110−2に入力され1it述の如くアナログ(/iに
変換される。
このアナログ値は例えば複写機等の画像形成装置におい
ては帯電量、露光量等のプロセス量の調整に用いられる
ものである。
ては帯電量、露光量等のプロセス量の調整に用いられる
ものである。
尚1本実施例ではD/A変換用データを他のディジタル
コンピュータとの通信により11+たが。
コンピュータとの通信により11+たが。
これに限るものでなく例えばキー人力等により得る構成
であってもよい。
であってもよい。
又、MPUにより生成される各種パルス波形は反転して
いてもよいことは言う迄もない。
いてもよいことは言う迄もない。
又、Ml=OOOOに対する状態はHレベルでもLレベ
ルでもよい。
ルでもよい。
又、D/A変換のデータのビット数は何ビットであって
もよい。
もよい。
又、本実施例では外部から入力するクロックパルスの立
下りを検出したが、立上りを検出してもよいし、立上り
、立下りの両方を検出する構成であってもよい。
下りを検出したが、立上りを検出してもよいし、立上り
、立下りの両方を検出する構成であってもよい。
効 果
以上の様に本発明によれば所定の)くルス幅で周期の異
る複数のパルス信号の中から人力するディジタルデータ
に応じて所定のパルス信号を合成し、この合成された信
号からアナログ値を得る構成であるため、従来のパルス
幅変調方式に比へ高周波信号となり、応答速度が速く又
リップルを少くすることかて゛きる。
る複数のパルス信号の中から人力するディジタルデータ
に応じて所定のパルス信号を合成し、この合成された信
号からアナログ値を得る構成であるため、従来のパルス
幅変調方式に比へ高周波信号となり、応答速度が速く又
リップルを少くすることかて゛きる。
又、D/A変換のためのポートが1ポート1アナログデ
ータとすることができるため、D/A変換に惑星なポー
トの数を減少させることができる。
ータとすることができるため、D/A変換に惑星なポー
トの数を減少させることができる。
又、D/A変換時に上位ビットだけ使用することにより
、周期を小さくすることができるので更に応答速度を速
くシ、リップルを減少させることが可能となる。
、周期を小さくすることができるので更に応答速度を速
くシ、リップルを減少させることが可能となる。
4、U2面のHI@な説明
第1図は本発明の実施例を概念的に示すブロンク図、第
2図は本発明の実施例であるD/A変換JJこのブロッ
ク図、第3図はMPUに人力するクロックパルス及びM
PUにより生成される信号の波形を示す図、第4図は各
波形を合成して得られたディンタルパターンの例を示す
図、第5図はDACとMlの関係を示す図、第6 r’
4は本発明にょるD/A変換のためのメインフローチャ
ート、第7図はD/A変換サブす−チノを示すフローチ
ャートである。
2図は本発明の実施例であるD/A変換JJこのブロッ
ク図、第3図はMPUに人力するクロックパルス及びM
PUにより生成される信号の波形を示す図、第4図は各
波形を合成して得られたディンタルパターンの例を示す
図、第5図はDACとMlの関係を示す図、第6 r’
4は本発明にょるD/A変換のためのメインフローチャ
ート、第7図はD/A変換サブす−チノを示すフローチ
ャートである。
図中、 l 00 、 l O6はディジタルコンピ
ュータ、102はクロックパルス発生回路。
ュータ、102はクロックパルス発生回路。
104はメインf、110−1 、l l O−2はフ
ィルタである。
ィルタである。
Claims (4)
- (1)所定のパルス幅で周期の異る複数のパルス信号の
中から入力するディジタルデータに応じて所定のパルス
信号を選択して合成し、この合成された信号をアナログ
値に変換することにより前記ディジタルデータをアナロ
グデータに変換することを特徴とするディジタル・アナ
ログ変換装置。 - (2)特許請求の範囲第1項において、ディジタルコン
ピュータにより前記パルス信号を選択して合成すること
を特徴とするディジタル・アナログ変換装置。 - (3)特許請求の範囲第2項において、前記パルス幅を
前記ディジダルコンピュータに入力するクロック信号に
応じて決定することを特徴とするディジタル・アナログ
変換装置。 - (4)特許請求の範囲第2項において、前記ディジタル
データを前記ディジタルコンピュータによる通信により
得ることを特徴とするディジタル・アナログ変換装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20661484A JPS6184117A (ja) | 1984-10-02 | 1984-10-02 | デイジタル・アナログ変換装置 |
DE19853535021 DE3535021A1 (de) | 1984-10-02 | 1985-10-01 | Digital/analog-wandlereinrichtung |
GB8524299A GB2166613B (en) | 1984-10-02 | 1985-10-02 | Digital-analog converting apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20661484A JPS6184117A (ja) | 1984-10-02 | 1984-10-02 | デイジタル・アナログ変換装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6184117A true JPS6184117A (ja) | 1986-04-28 |
Family
ID=16526290
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20661484A Pending JPS6184117A (ja) | 1984-10-02 | 1984-10-02 | デイジタル・アナログ変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6184117A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02276314A (ja) * | 1989-01-27 | 1990-11-13 | Matsushita Electric Ind Co Ltd | パルス波形変換回路 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5190552A (en) * | 1975-02-06 | 1976-08-09 | d*a henkankairo | |
JPS51135354A (en) * | 1975-02-20 | 1976-11-24 | Int Standard Electric Corp | Digitalltooanalog converter |
JPS56166630A (en) * | 1980-05-28 | 1981-12-21 | Toshiba Corp | Digital-to-analog converter |
JPS57106220A (en) * | 1980-12-22 | 1982-07-02 | Advantest Corp | Time ratio signal generating device |
-
1984
- 1984-10-02 JP JP20661484A patent/JPS6184117A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPS51135354A (en) * | 1975-02-20 | 1976-11-24 | Int Standard Electric Corp | Digitalltooanalog converter |
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