JP2621764B2 - 映像信号合成装置 - Google Patents
映像信号合成装置Info
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- JP2621764B2 JP2621764B2 JP18055193A JP18055193A JP2621764B2 JP 2621764 B2 JP2621764 B2 JP 2621764B2 JP 18055193 A JP18055193 A JP 18055193A JP 18055193 A JP18055193 A JP 18055193A JP 2621764 B2 JP2621764 B2 JP 2621764B2
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Description
【０００１】
【産業上の利用分野】本発明は映像信号合成装置に関
し、特にスーパ映像信号および合成制御用キー信号をシ
リアルデータとして受けてベース映像信号に合成する映
像信号合成装置に関する。
し、特にスーパ映像信号および合成制御用キー信号をシ
リアルデータとして受けてベース映像信号に合成する映
像信号合成装置に関する。
【０００２】
【従来の技術】図５は従来の映像信号合成装置の一例を
示すブロック図である。
示すブロック図である。
【０００３】ここでは、ベースとなるベース映像信号Ｖ
１ｐ，重畳するスーパ映像信号Ｖ２ｐおよび合成制御用
キー信号Ｋｐは、画素毎にディジタル化された各ｎビッ
ト（ｎは２以上の整数）の信号である。また、スーパ映
像信号Ｖ２ｐおよびキー信号Ｋｐは、スーパ映像信号送
出側の並直列変換器４１，４２によってシリアルデータ
Ｖ２ｓ，Ｋｓにそれぞれ変換され、伝送線路５１，５２
をそれぞれ介して映像信号合成装置２０へ送出される。
１ｐ，重畳するスーパ映像信号Ｖ２ｐおよび合成制御用
キー信号Ｋｐは、画素毎にディジタル化された各ｎビッ
ト（ｎは２以上の整数）の信号である。また、スーパ映
像信号Ｖ２ｐおよびキー信号Ｋｐは、スーパ映像信号送
出側の並直列変換器４１，４２によってシリアルデータ
Ｖ２ｓ，Ｋｓにそれぞれ変換され、伝送線路５１，５２
をそれぞれ介して映像信号合成装置２０へ送出される。
【０００４】映像信号合成装置２０の直並列変換器２１
は、シリアルデータとして伝送されてきたスーパ映像信
号Ｖ２ｓをｎビットのパラレルデータＶ２ｐに直並列変
換して合成回路２４へ出力する。また、直並列変換器２
２は、シリアルデータとして伝送されてきたキー信号Ｋ
ｓをｎビットのパラレルデータＫｐに変換して成形回路
２３へ出力する。成形回路２３は、パラレルデータＫｐ
から波形成形されたキー信号Ｋを生成して合成回路２４
へ出力する。
は、シリアルデータとして伝送されてきたスーパ映像信
号Ｖ２ｓをｎビットのパラレルデータＶ２ｐに直並列変
換して合成回路２４へ出力する。また、直並列変換器２
２は、シリアルデータとして伝送されてきたキー信号Ｋ
ｓをｎビットのパラレルデータＫｐに変換して成形回路
２３へ出力する。成形回路２３は、パラレルデータＫｐ
から波形成形されたキー信号Ｋを生成して合成回路２４
へ出力する。
【０００５】合成回路２４は、キー信号Ｋに応じてｎビ
ットのベース映像信号Ｖ１ｐにｎビットのスーパ映像信
号Ｖ２ｐを重畳し、ｎビットの合成映像信号Ｖ３ｐとし
て出力する。
ットのベース映像信号Ｖ１ｐにｎビットのスーパ映像信
号Ｖ２ｐを重畳し、ｎビットの合成映像信号Ｖ３ｐとし
て出力する。
【０００６】
【発明が解決しようとする課題】上述した従来の映像信
号合成装置では、スーパ映像信号送出側からシリアルデ
ータとして伝送されてくるスーパ映像信号およびキー信
号を個別の伝送線路を介してそれぞれ受信し、直並列変
換器によってそれぞれ個別にシリアルデータに変換して
いる。このため、回路の規模が大きくなるばかりでな
く、伝送線路も多く必要になるという問題点を有してい
る。
号合成装置では、スーパ映像信号送出側からシリアルデ
ータとして伝送されてくるスーパ映像信号およびキー信
号を個別の伝送線路を介してそれぞれ受信し、直並列変
換器によってそれぞれ個別にシリアルデータに変換して
いる。このため、回路の規模が大きくなるばかりでな
く、伝送線路も多く必要になるという問題点を有してい
る。
【０００７】本発明の目的は、スーパ映像信号およびキ
ー信号を信号送出側から映像信号合成装置の合成回路ま
で伝送するための回路規模を簡素化できる映像信号合成
装置を提供することにある。
ー信号を信号送出側から映像信号合成装置の合成回路ま
で伝送するための回路規模を簡素化できる映像信号合成
装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明の映像信号合成装
置は、スーパ映像信号送出側から伝送されてくる合成制
御用キー信号およびｎ（ｎは２以上の整数）ビットのス
ーパ映像信号をそれぞれ受け、前記キー信号に応じて前
記ｎビットのスーパ映像信号をｎビットのベース映像信
号に合成する映像信号合成装置において、前記スーパ映
像信号送出側は、前記キー信号に対応する１ビットのキ
ー信号を生成する手段と、前記１ビットのキー信号を前
記ｎビットのスーパ映像信号に付加してシリアルデータ
に変換し送出する並直列変換手段とを備え、前記映像信
号合成装置は、前記スーパ映像信号送出側から伝送され
てくる前記シリアルデータを受けて前記ｎビットのスー
パ映像信号および前記１ビットのキー信号をそれぞれ出
力する直並列変換器と、この直並列変換器が出力する前
記１ビットのキー信号を受け波形の立上り立下り部分に
所定の傾斜をつけるフィルタ回路と、前記フィルタ回路
が出力するキー信号に応じて前記直並列変換器が出力す
るｎビットのスーパ映像信号を前記ｎビットのベース映
像信号に合成する合成回路とを備える。
置は、スーパ映像信号送出側から伝送されてくる合成制
御用キー信号およびｎ（ｎは２以上の整数）ビットのス
ーパ映像信号をそれぞれ受け、前記キー信号に応じて前
記ｎビットのスーパ映像信号をｎビットのベース映像信
号に合成する映像信号合成装置において、前記スーパ映
像信号送出側は、前記キー信号に対応する１ビットのキ
ー信号を生成する手段と、前記１ビットのキー信号を前
記ｎビットのスーパ映像信号に付加してシリアルデータ
に変換し送出する並直列変換手段とを備え、前記映像信
号合成装置は、前記スーパ映像信号送出側から伝送され
てくる前記シリアルデータを受けて前記ｎビットのスー
パ映像信号および前記１ビットのキー信号をそれぞれ出
力する直並列変換器と、この直並列変換器が出力する前
記１ビットのキー信号を受け波形の立上り立下り部分に
所定の傾斜をつけるフィルタ回路と、前記フィルタ回路
が出力するキー信号に応じて前記直並列変換器が出力す
るｎビットのスーパ映像信号を前記ｎビットのベース映
像信号に合成する合成回路とを備える。
【０００９】また、本発明の映像信号合成装置は、スー
パ映像信号送出側から伝送されてくる合成制御用キー信
号およびｎ（ｎは２以上の整数）ビットのスーパ映像信
号をそれぞれ受け、前記キー信号に応じて前記ｎビット
のスーパ映像信号をｎビットのベース映像信号に合成す
る映像信号合成装置において、前記スーパ映像信号送出
側は、前記キー信号に対応する１ビットのキー信号を生
成する手段と、前記ｎビットのスーパ映像信号の１ビッ
トを前記１ビットのキー信号で置換えてシリアルデータ
に変換し送出する並直列変換手段とを備え、前記映像信
号合成装置は、前記スーパ映像信号送出側から伝送され
てくる前記シリアルデータを受けてｎ−１ビットのスー
パ映像信号および前記１ビットのキー信号を出力する直
並列変換器と、この直並列変換器が出力する前記１ビッ
トのキー信号を受け波形の立上り立下り部分に所定の傾
斜をつけてるフィルタ回路と、前記フィルタ回路が出力
するキー信号に応じて前記直並列変換器が出力するｎ−
１ビットのスーパ映像信号を前記ｎビットのベース映像
信号に合成する合成回路とを備える。
パ映像信号送出側から伝送されてくる合成制御用キー信
号およびｎ（ｎは２以上の整数）ビットのスーパ映像信
号をそれぞれ受け、前記キー信号に応じて前記ｎビット
のスーパ映像信号をｎビットのベース映像信号に合成す
る映像信号合成装置において、前記スーパ映像信号送出
側は、前記キー信号に対応する１ビットのキー信号を生
成する手段と、前記ｎビットのスーパ映像信号の１ビッ
トを前記１ビットのキー信号で置換えてシリアルデータ
に変換し送出する並直列変換手段とを備え、前記映像信
号合成装置は、前記スーパ映像信号送出側から伝送され
てくる前記シリアルデータを受けてｎ−１ビットのスー
パ映像信号および前記１ビットのキー信号を出力する直
並列変換器と、この直並列変換器が出力する前記１ビッ
トのキー信号を受け波形の立上り立下り部分に所定の傾
斜をつけてるフィルタ回路と、前記フィルタ回路が出力
するキー信号に応じて前記直並列変換器が出力するｎ−
１ビットのスーパ映像信号を前記ｎビットのベース映像
信号に合成する合成回路とを備える。
【００１０】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明の一実施例を示すブロック図
である。従来例との相違点は、キー信号を伝送するため
の伝送線路、並直列変換器および並直列変換器をそれぞ
れ削除し、また、成形回路の代りにフィルタ回路１２を
設けた点である。
である。従来例との相違点は、キー信号を伝送するため
の伝送線路、並直列変換器および並直列変換器をそれぞ
れ削除し、また、成形回路の代りにフィルタ回路１２を
設けた点である。
【００１２】ここでは、キー信号用の伝送線路を削除す
るために、スーパ映像信号送出側にｎビットのキー信号
に対応する１ビットのキー信号Ｋ１を生成する１ビット
キー信号生成器３１、および並直列変換器３２を設けて
いる。
るために、スーパ映像信号送出側にｎビットのキー信号
に対応する１ビットのキー信号Ｋ１を生成する１ビット
キー信号生成器３１、および並直列変換器３２を設けて
いる。
【００１３】１ビットキー信号生成器３１は、ｎビット
のキー信号Ｋｐの最上位ビットを使用し、このビットが
「Ｈ」レベルのときはキー処理をオンとし、「Ｌ」レベ
ルのときはキー処理をオフとするように指示する１ビッ
トのキー信号Ｋ１を生成する。また、並直列変換器３２
は、ｎビットのスーパ映像信号Ｖ２ｐおよび１ビットの
キー信号Ｋ１を受け、スーパ映像信号Ｖ２ｐに付加して
ｎ＋１ビットのデータをシリアルデータＶＫｓに変換
し、伝送線路５１を介して映像信号合成装置１０へ送出
する。
のキー信号Ｋｐの最上位ビットを使用し、このビットが
「Ｈ」レベルのときはキー処理をオンとし、「Ｌ」レベ
ルのときはキー処理をオフとするように指示する１ビッ
トのキー信号Ｋ１を生成する。また、並直列変換器３２
は、ｎビットのスーパ映像信号Ｖ２ｐおよび１ビットの
キー信号Ｋ１を受け、スーパ映像信号Ｖ２ｐに付加して
ｎ＋１ビットのデータをシリアルデータＶＫｓに変換
し、伝送線路５１を介して映像信号合成装置１０へ送出
する。
【００１４】映像信号合成装置１０の直並列変換器１１
は、伝送されてきたシリアルデータＶＫｓを受けてｎ＋
１ビットのパラレルデータに変換し、ｎビットのスーパ
映像信号Ｖ２ｐおよび１ビットのキー信号Ｋ１をそれぞ
れ出力する。フィルタ回路１２は、直並列変換器１１が
出力する１ビットのキー信号Ｋ１に所定の波形成形を施
してキー信号Ｋ２として合成回路１３へ出力する。な
お、残りｎビットのスーパ映像信号Ｖ２ｐはそのまま合
成回路１３へ供給される。合成回路１３は、キー信号Ｋ
２に応じてｎビットのベース映像信号Ｖ１ｐにｎビット
のスーパ映像信号Ｖ２ｐを重畳し、ｎビットの合成映像
信号Ｖ３ｐを生成して出力する。
は、伝送されてきたシリアルデータＶＫｓを受けてｎ＋
１ビットのパラレルデータに変換し、ｎビットのスーパ
映像信号Ｖ２ｐおよび１ビットのキー信号Ｋ１をそれぞ
れ出力する。フィルタ回路１２は、直並列変換器１１が
出力する１ビットのキー信号Ｋ１に所定の波形成形を施
してキー信号Ｋ２として合成回路１３へ出力する。な
お、残りｎビットのスーパ映像信号Ｖ２ｐはそのまま合
成回路１３へ供給される。合成回路１３は、キー信号Ｋ
２に応じてｎビットのベース映像信号Ｖ１ｐにｎビット
のスーパ映像信号Ｖ２ｐを重畳し、ｎビットの合成映像
信号Ｖ３ｐを生成して出力する。
【００１５】図２は、フィルタ回路１２および合成回路
１３の動作を説明するための図である。
１３の動作を説明するための図である。
【００１６】理解を容易にするためにディタル信号をア
ナログ信号波形で表現している。ここで、（ａ）はベー
ス映像信号Ｖ１ｐの波形を示し、（ｂ）はスーパ映像信
号Ｖ２ｐの波形を示し、（ｃ）はキー信号Ｋ１の波形を
示し、（ｄ）はフィルタ回路１２が出力するキー信号Ｋ
２の波形を示し、（ｄ）は合成回路１３が出力する合成
映像信号Ｖ３Ｐの波形をそれぞれ示している。
ナログ信号波形で表現している。ここで、（ａ）はベー
ス映像信号Ｖ１ｐの波形を示し、（ｂ）はスーパ映像信
号Ｖ２ｐの波形を示し、（ｃ）はキー信号Ｋ１の波形を
示し、（ｄ）はフィルタ回路１２が出力するキー信号Ｋ
２の波形を示し、（ｄ）は合成回路１３が出力する合成
映像信号Ｖ３Ｐの波形をそれぞれ示している。
【００１７】フィルタ回路１２は、１ビットで表現され
るキー信号Ｋ１の波形の立上り立下りの傾斜を所定の傾
斜になるように成形する。このように傾斜をつけること
により、キー信号の傾斜が急峻であるために生じる合成
境界部分のギザギザを防止し、スムースな合成画像が得
られようにしている。図３はフィルタ回路１２の一例を
示すブロック図を示しており、係数値を変化させること
により傾斜を調整できる。
るキー信号Ｋ１の波形の立上り立下りの傾斜を所定の傾
斜になるように成形する。このように傾斜をつけること
により、キー信号の傾斜が急峻であるために生じる合成
境界部分のギザギザを防止し、スムースな合成画像が得
られようにしている。図３はフィルタ回路１２の一例を
示すブロック図を示しており、係数値を変化させること
により傾斜を調整できる。
【００１８】合成回路１３は、例えば、図４に示すよう
に構成することにより、ベース映像信号Ｖ１ｐ，スーパ
映像信号Ｖ２ｐおよびキー信号Ｋ２の振幅をそれぞれ
Ａ，ＢおよびＫとしたとき、振幅がＡ（１−Ｋ）＋Ｂ・
Ｋである合成映像信号Ｖ３ｐを生成できる。
に構成することにより、ベース映像信号Ｖ１ｐ，スーパ
映像信号Ｖ２ｐおよびキー信号Ｋ２の振幅をそれぞれ
Ａ，ＢおよびＫとしたとき、振幅がＡ（１−Ｋ）＋Ｂ・
Ｋである合成映像信号Ｖ３ｐを生成できる。
【００１９】なお、上述した実施例では、スーパ映像信
号送出側の並直列変換器３１において、ｎビットのスー
パ映像信号Ｖ２ｐに１ビットのキー信号Ｋ１を付加した
ｎ＋１ビットのデータをシリアルデータＶＫｓに変換し
て送出しているが、映像信号Ｖ２ｐのビット数を１ビッ
ト減らしてｎ−１ビットとし、ここに１ビットのキー信
号を置換えてｎビットのデータをシリアルデータに変換
して送出してもよい。この場合は、スーパ映像信号Ｖ２
ｐの情報が１ビット減少するが、ｎが８ビット程度であ
れば合成画像への影響は無視でき、回路規模を簡素化で
きる。
号送出側の並直列変換器３１において、ｎビットのスー
パ映像信号Ｖ２ｐに１ビットのキー信号Ｋ１を付加した
ｎ＋１ビットのデータをシリアルデータＶＫｓに変換し
て送出しているが、映像信号Ｖ２ｐのビット数を１ビッ
ト減らしてｎ−１ビットとし、ここに１ビットのキー信
号を置換えてｎビットのデータをシリアルデータに変換
して送出してもよい。この場合は、スーパ映像信号Ｖ２
ｐの情報が１ビット減少するが、ｎが８ビット程度であ
れば合成画像への影響は無視でき、回路規模を簡素化で
きる。
【００２０】
【発明の効果】以上説明したように本発明によれば、ス
ーパ映像信号および合成制御用キー信号をシリアルデー
タとして伝送線路を介して受け、合成制御用キー信号に
応じてベース映像信号にスーパ映像信号を合成する映像
信号合成装置において、スーパ映像信号送出側では、キ
ー信号を１ビットの情報とし、この１ビットのキー信号
をｎビットのスーパ映像信号に付加してシリアルデータ
に変換して送出し、一方、映像信号合成装置側では、ス
ーパ映像信号送出側から伝送されてくるシリアルデータ
を、ｎビットのスーパ映像信号および１ビットのキー信
号に直並列変換することにより、従来、キー信号を伝送
するために使用した伝送線路と並直列変換器と直並列変
換器とをそれぞれ削除でき、回路規模を簡素化できる。
ーパ映像信号および合成制御用キー信号をシリアルデー
タとして伝送線路を介して受け、合成制御用キー信号に
応じてベース映像信号にスーパ映像信号を合成する映像
信号合成装置において、スーパ映像信号送出側では、キ
ー信号を１ビットの情報とし、この１ビットのキー信号
をｎビットのスーパ映像信号に付加してシリアルデータ
に変換して送出し、一方、映像信号合成装置側では、ス
ーパ映像信号送出側から伝送されてくるシリアルデータ
を、ｎビットのスーパ映像信号および１ビットのキー信
号に直並列変換することにより、従来、キー信号を伝送
するために使用した伝送線路と並直列変換器と直並列変
換器とをそれぞれ削除でき、回路規模を簡素化できる。
【００２１】また、スーパ映像信号のｎビットの内の１
ビットを１ビットのキー信号で置換えてシリアルデータ
に変換し伝送することにより、更に回路規模を簡素化で
きる。
ビットを１ビットのキー信号で置換えてシリアルデータ
に変換し伝送することにより、更に回路規模を簡素化で
きる。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１に示したフィルタ回路１２および合成回路
１３の動作を説明するための図である。
１３の動作を説明するための図である。
【図３】図１に示したフィルタ回路１２の一例を示すブ
ロック図である。
ロック図である。
【図４】図１に示した合成回路１３の一例を示すブロッ
ク図である。
ク図である。
【図５】従来の映像信号合成装置の一例を示すブロック
図である。
図である。
１０ 映像信号合成装置 １１ 直並列変換器 １２ フィルタ回路 １３ 合成回路 ３１ １ビットキー信号生成器 ３２ 並直列変換器 ５１ 伝送線路 Ｋ１ １ビットキー信号 Ｖ１ｐ ベース映像信号 Ｖ２ｐ スーパ映像信号 Ｖ３ｐ 合成映像信号
Claims (2)
- 【請求項１】 スーパ映像信号送出側から伝送されてく
る合成制御用キー信号およびｎ（ｎは２以上の整数）ビ
ットのスーパ映像信号をそれぞれ受け、前記キー信号に
応じて前記ｎビットのスーパ映像信号をｎビットのベー
ス映像信号に合成する映像信号合成装置において、 前記スーパ映像信号送出側は、前記キー信号に対応する
１ビットのキー信号を生成する手段と、前記１ビットの
キー信号を前記ｎビットのスーパ映像信号に付加してシ
リアルデータに変換し送出する並直列変換手段とを備
え、 前記映像信号合成装置は、前記スーパ映像信号送出側か
ら伝送されてくる前記シリアルデータを受けて前記ｎビ
ットのスーパ映像信号および前記１ビットのキー信号を
それぞれ出力する直並列変換器と、この直並列変換器が
出力する前記１ビットのキー信号を受け波形の立上り立
下り部分に所定の傾斜をつけるフィルタ回路と、前記フ
ィルタ回路が出力するキー信号に応じて前記直並列変換
器が出力するｎビットのスーパ映像信号を前記ｎビット
のベース映像信号に合成する合成回路とを備えることを
特徴とする映像信号合成装置。 - 【請求項２】 スーパ映像信号送出側から伝送されてく
る合成制御用キー信号およびｎ（ｎは２以上の整数）ビ
ットのスーパ映像信号をそれぞれ受け、前記キー信号に
応じて前記ｎビットのスーパ映像信号をｎビットのベー
ス映像信号に合成する映像信号合成装置において、 前記スーパ映像信号送出側は、前記キー信号に対応する
１ビットのキー信号を生成する手段と、前記ｎビットの
スーパ映像信号の１ビットを前記１ビットのキー信号で
置換えてシリアルデータに変換し送出する並直列変換手
段とを備え、 前記映像信号合成装置は、前記スーパ映像信号送出側か
ら伝送されてくる前記シリアルデータを受けてｎ−１ビ
ットのスーパ映像信号および前記１ビットのキー信号を
出力する直並列変換器と、この直並列変換器が出力する
前記１ビットのキー信号を受け波形の立上り立下り部分
に所定の傾斜をつけてるフィルタ回路と、前記フィルタ
回路が出力するキー信号に応じて前記直並列変換器が出
力するｎ−１ビットのスーパ映像信号を前記ｎビットの
ベース映像信号に合成する合成回路とを備えることを特
徴とする映像信号合成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18055193A JP2621764B2 (ja) | 1993-07-22 | 1993-07-22 | 映像信号合成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18055193A JP2621764B2 (ja) | 1993-07-22 | 1993-07-22 | 映像信号合成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0738808A JPH0738808A (ja) | 1995-02-07 |
| JP2621764B2 true JP2621764B2 (ja) | 1997-06-18 |
Family
ID=16085259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18055193A Expired - Lifetime JP2621764B2 (ja) | 1993-07-22 | 1993-07-22 | 映像信号合成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2621764B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4258329B2 (ja) | 2003-09-19 | 2009-04-30 | Ｎｏｋ株式会社 | 自在継手用ブーツ |
-
1993
- 1993-07-22 JP JP18055193A patent/JP2621764B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0738808A (ja) | 1995-02-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970128 |