JP2853723B2 - パルス幅変調回路 - Google Patents
パルス幅変調回路Info
- Publication number
- JP2853723B2 JP2853723B2 JP14143193A JP14143193A JP2853723B2 JP 2853723 B2 JP2853723 B2 JP 2853723B2 JP 14143193 A JP14143193 A JP 14143193A JP 14143193 A JP14143193 A JP 14143193A JP 2853723 B2 JP2853723 B2 JP 2853723B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- clock
- pulse width
- signal
- width modulation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、パルス幅変調回路に係
り、特に、回路の動作周波数を高めることなく、より多
くのパルス幅変調波を得ることのできるパルス幅変調回
路に関する。
り、特に、回路の動作周波数を高めることなく、より多
くのパルス幅変調波を得ることのできるパルス幅変調回
路に関する。
【０００２】
【従来の技術】デジタル信号をアナログ信号に変換する
には、Ｄ／Ａ変換器が多く用いられている。しかしなが
ら、Ｄ／Ａ変換器はコスト面で有利でなく、また、多く
の信号線を接続する必要があり（例えば８ビットのデジ
タル信号であれば８本）、デジタル素子にはその分の出
力端子を設ける必要が生じる。そこで、その解決策とし
て、パルス幅変調（以下、ＰＷＭ）が用いられている。
ＰＷＭとは、入力信号の値に応じてパルス幅を変化させ
る方法である。
には、Ｄ／Ａ変換器が多く用いられている。しかしなが
ら、Ｄ／Ａ変換器はコスト面で有利でなく、また、多く
の信号線を接続する必要があり（例えば８ビットのデジ
タル信号であれば８本）、デジタル素子にはその分の出
力端子を設ける必要が生じる。そこで、その解決策とし
て、パルス幅変調（以下、ＰＷＭ）が用いられている。
ＰＷＭとは、入力信号の値に応じてパルス幅を変化させ
る方法である。
【０００３】図４は従来のＰＷＭ回路の一例を示すブロ
ック図、図５は図４に示す従来のＰＷＭ回路を説明する
ためのタイミングチャートである。ここでは、クロック
の周波数をｆｃ（周期１／ｆｃ）、入力するデジタル信
号を２ビットで周波数ｆｄ（周期１／ｆｄ）とし、クロ
ックの周波数ｆｃを入力信号の周波数ｆｄの３倍（ｆｃ
＝３ｆｄ）とした場合を例にとる。図４において、２ビ
ットのアップカウンタ２は図５（Ａ）に示す周波数ｆｃ
のクロックによって動作しており、入力端子１より入力
された図５（Ｃ）に示すデジタル信号は、入力信号と同
一の周波数の図５（Ｂ）に示すロードパルスによってア
ップカウンタ２にロードされる。入力値がロードされる
と、アップカウンタ２はカウントアップし、カウント値
が３になるとＲＣＯ出力が０となる。このＲＣＯ出力を
インバータ３によって反転した信号を、アップカウンタ
２のＥＮＰ（イネーブルＰ）へ入力することにより、そ
れより後は再び入力値がロードされるまでカウント値３
が保持され、ＲＣＯ出力は０のままとなる。
ック図、図５は図４に示す従来のＰＷＭ回路を説明する
ためのタイミングチャートである。ここでは、クロック
の周波数をｆｃ（周期１／ｆｃ）、入力するデジタル信
号を２ビットで周波数ｆｄ（周期１／ｆｄ）とし、クロ
ックの周波数ｆｃを入力信号の周波数ｆｄの３倍（ｆｃ
＝３ｆｄ）とした場合を例にとる。図４において、２ビ
ットのアップカウンタ２は図５（Ａ）に示す周波数ｆｃ
のクロックによって動作しており、入力端子１より入力
された図５（Ｃ）に示すデジタル信号は、入力信号と同
一の周波数の図５（Ｂ）に示すロードパルスによってア
ップカウンタ２にロードされる。入力値がロードされる
と、アップカウンタ２はカウントアップし、カウント値
が３になるとＲＣＯ出力が０となる。このＲＣＯ出力を
インバータ３によって反転した信号を、アップカウンタ
２のＥＮＰ（イネーブルＰ）へ入力することにより、そ
れより後は再び入力値がロードされるまでカウント値３
が保持され、ＲＣＯ出力は０のままとなる。
【０００４】入力値が０の場合、ＲＣＯ出力が０となる
以前に新たな値がロードされるためＲＣＯ出力は１のま
まとなり、入力値が３の場合、ＲＣＯ出力はロードされ
ると同時に０となる。また、それ以外の入力値の場合に
は、ロードされる入力値の大小によりＲＣＯ出力が０と
なるタイミングが異なるためデューティ比が変化し、入
力値に応じたＲＣＯ出力が得られる。このようなアップ
カウンタ２のＲＣＯ出力をインバータ３によって反転し
た信号をＰＷＭ波とすると、入力値が０〜３の時のＰＷ
Ｍ波は図５（Ｄ）〜（Ｇ）に示す如くとなる。このＰＷ
Ｍ波を抵抗及びコンデンサよりなる積分回路４によって
積分することにより、入力信号に応じたアナログ信号が
得られる。
以前に新たな値がロードされるためＲＣＯ出力は１のま
まとなり、入力値が３の場合、ＲＣＯ出力はロードされ
ると同時に０となる。また、それ以外の入力値の場合に
は、ロードされる入力値の大小によりＲＣＯ出力が０と
なるタイミングが異なるためデューティ比が変化し、入
力値に応じたＲＣＯ出力が得られる。このようなアップ
カウンタ２のＲＣＯ出力をインバータ３によって反転し
た信号をＰＷＭ波とすると、入力値が０〜３の時のＰＷ
Ｍ波は図５（Ｄ）〜（Ｇ）に示す如くとなる。このＰＷ
Ｍ波を抵抗及びコンデンサよりなる積分回路４によって
積分することにより、入力信号に応じたアナログ信号が
得られる。
【０００５】ここで、ＰＷＭ波の振幅をＡ（Ｖ）とする
と、得られるアナログ出力電圧は、入力値が０の場合０
Ｖ、１の場合Ａ／３（Ｖ）、２の場合２Ａ／３（Ｖ）、
３の場合Ａ（Ｖ）となり、入力値に応じた４階調のアナ
ログ信号が出力端子５より出力される。従って、入力信
号のｎ倍の周波数のクロックを用いてＰＷＭを行うと、
ｎ＋１通りのＰＷＭ波が得られ、ｎ＋１階調のアナログ
信号が得られることになる。
と、得られるアナログ出力電圧は、入力値が０の場合０
Ｖ、１の場合Ａ／３（Ｖ）、２の場合２Ａ／３（Ｖ）、
３の場合Ａ（Ｖ）となり、入力値に応じた４階調のアナ
ログ信号が出力端子５より出力される。従って、入力信
号のｎ倍の周波数のクロックを用いてＰＷＭを行うと、
ｎ＋１通りのＰＷＭ波が得られ、ｎ＋１階調のアナログ
信号が得られることになる。
【０００６】
【発明が解決しようとする課題】上述した従来のＰＷＭ
回路では、入力信号のｎ倍の周波数のクロックを用いた
場合にはｎ＋１通りのＰＷＭ波が得られ、ｎ＋１階調の
アナログ信号が得られる。しかしながら、より階調の多
いアナログ信号を得ようとすると、アップカウンタ２の
動作周波数を高くする必要が生じ、自ずと限界があっ
た。本発明はこのような問題点に鑑みなされたものであ
り、回路の動作周波数を高めることなく、より多くのＰ
ＷＭ波を得ることのできるパルス幅変調回路を提供する
ことを目的とする。
回路では、入力信号のｎ倍の周波数のクロックを用いた
場合にはｎ＋１通りのＰＷＭ波が得られ、ｎ＋１階調の
アナログ信号が得られる。しかしながら、より階調の多
いアナログ信号を得ようとすると、アップカウンタ２の
動作周波数を高くする必要が生じ、自ずと限界があっ
た。本発明はこのような問題点に鑑みなされたものであ
り、回路の動作周波数を高めることなく、より多くのＰ
ＷＭ波を得ることのできるパルス幅変調回路を提供する
ことを目的とする。
【０００７】
【課題を解決するための手段】本発明は、上述した従来
の技術の課題を解決するため、入力されたクロックのク
ロック周期のｎ倍（ｎは自然数）の周期のｍ（ｍは２以
上の自然数）ビットの入力信号に応じてパルス幅変調波
を発生させるパルス幅変調回路であって、前記クロック
を動作クロックとし、前記入力信号の最上位ビットを除
いたｍ−１ビットの信号に応じて、前記クロック周期を
１単位時間として０単位時間からｎ単位時間までの範囲
でハイとなるｎ＋１通りの波形を発生させる波形発生手
段と、前記波形発生手段からの出力信号を選択のための
制御信号とし、前記入力信号の最上位ビットと前記クロ
ックとを選択して出力する選択回路とによって、２ｎ＋
１通りのパルス幅変調波を発生させることを特徴とする
パルス幅変調回路を提供するものである。
の技術の課題を解決するため、入力されたクロックのク
ロック周期のｎ倍（ｎは自然数）の周期のｍ（ｍは２以
上の自然数）ビットの入力信号に応じてパルス幅変調波
を発生させるパルス幅変調回路であって、前記クロック
を動作クロックとし、前記入力信号の最上位ビットを除
いたｍ−１ビットの信号に応じて、前記クロック周期を
１単位時間として０単位時間からｎ単位時間までの範囲
でハイとなるｎ＋１通りの波形を発生させる波形発生手
段と、前記波形発生手段からの出力信号を選択のための
制御信号とし、前記入力信号の最上位ビットと前記クロ
ックとを選択して出力する選択回路とによって、２ｎ＋
１通りのパルス幅変調波を発生させることを特徴とする
パルス幅変調回路を提供するものである。
【０００８】
【実施例】以下、本発明のパルス幅変調回路について、
添付図面を参照して説明する。図１は本発明のパルス幅
変調回路の一実施例を示すブロック図、図２及び図３は
本発明のパルス幅変調回路を説明するためのタイミング
チャートである。
添付図面を参照して説明する。図１は本発明のパルス幅
変調回路の一実施例を示すブロック図、図２及び図３は
本発明のパルス幅変調回路を説明するためのタイミング
チャートである。
【０００９】本実施例では、クロックの周波数をｆｃ
（周期１／ｆｃ）、入力するデジタル信号を３ビットで
周波数ｆｄ（周期１／ｆｄ）とし、クロックの周波数ｆ
ｃを入力信号の周波数ｆｄの３倍（ｆｃ＝３ｆｄ）とし
た場合を例にとる。図１において、２ビットのアップダ
ウンカウンタ１２は図２（Ａ）あるいは図３（Ａ）に示
す周波数ｆｃのクロックによって動作しており、入力端
子１１より入力された３ビットのデジタル信号の内、最
上位ビット（ＭＳＢ）を除いた２ビットの信号は、入力
信号と同一の周波数の図２（Ｂ）あるいは図３（Ｂ）に
示すロードパルスによってアップダウンカウンタ１２に
ロードされる。また、ロードパルスはフリップフロップ
１３にも入力されており、フリップフロップ１３のＱバ
ー出力は図３（Ｃ）に示すようなイネーブルパルスとし
てフリップフロップ１４のクロック端子及びＡＮＤゲー
ト１６の一方の入力端子に入力される。
（周期１／ｆｃ）、入力するデジタル信号を３ビットで
周波数ｆｄ（周期１／ｆｄ）とし、クロックの周波数ｆ
ｃを入力信号の周波数ｆｄの３倍（ｆｃ＝３ｆｄ）とし
た場合を例にとる。図１において、２ビットのアップダ
ウンカウンタ１２は図２（Ａ）あるいは図３（Ａ）に示
す周波数ｆｃのクロックによって動作しており、入力端
子１１より入力された３ビットのデジタル信号の内、最
上位ビット（ＭＳＢ）を除いた２ビットの信号は、入力
信号と同一の周波数の図２（Ｂ）あるいは図３（Ｂ）に
示すロードパルスによってアップダウンカウンタ１２に
ロードされる。また、ロードパルスはフリップフロップ
１３にも入力されており、フリップフロップ１３のＱバ
ー出力は図３（Ｃ）に示すようなイネーブルパルスとし
てフリップフロップ１４のクロック端子及びＡＮＤゲー
ト１６の一方の入力端子に入力される。
【００１０】一方、入力信号のＭＳＢはフリップフロッ
プ１４に入力され、そのＱ出力は制御信号として出力さ
れる。入力信号のＭＳＢが１の時、制御信号は１であ
り、入力信号のＭＳＢが０の時、制御信号は０である。
この制御信号によってアップダウンカウンタ１２を制御
信号が１の場合、即ち、ＭＳＢが１の場合にダウンカウ
ントさせ、制御信号が０の場合、即ち、ＭＳＢが０の場
合にアップカウントさせるために、制御信号をインバー
タ１５によって反転させ、アップダウンカウンタ１２の
制御入力端子に入力する。また、インバータ１５の出力
をＡＮＤゲート１６のもう一方の入力端子に入力する。
ＡＮＤゲート１６の出力はアップダウンカウンタ１２の
イネーブルＴ（ＥＮＴ）に入力される。
プ１４に入力され、そのＱ出力は制御信号として出力さ
れる。入力信号のＭＳＢが１の時、制御信号は１であ
り、入力信号のＭＳＢが０の時、制御信号は０である。
この制御信号によってアップダウンカウンタ１２を制御
信号が１の場合、即ち、ＭＳＢが１の場合にダウンカウ
ントさせ、制御信号が０の場合、即ち、ＭＳＢが０の場
合にアップカウントさせるために、制御信号をインバー
タ１５によって反転させ、アップダウンカウンタ１２の
制御入力端子に入力する。また、インバータ１５の出力
をＡＮＤゲート１６のもう一方の入力端子に入力する。
ＡＮＤゲート１６の出力はアップダウンカウンタ１２の
イネーブルＴ（ＥＮＴ）に入力される。
【００１１】そして、アップダウンカウンタ１２のＲＣ
Ｏ出力は選択回路１８を切換制御すると共に、インバー
タ１７によって反転されてＥＮＰに入力される。選択回
路１８の一方の端子にはクロックが入力され、もう一方
の端子にはフリップフロップ１４より出力される制御信
号が入力される。選択回路１８はＲＣＯ出力が１の期間
は制御信号を選択し、ＲＣＯ出力が０の期間はクロック
を選択するよう制御される。この選択回路１８より得ら
れる信号をＰＷＭ波とし、抵抗及びコンデンサよりなる
積分回路１９によって積分することにより、入力信号に
応じたアナログ信号が得られ、出力端子２０より出力さ
れる。
Ｏ出力は選択回路１８を切換制御すると共に、インバー
タ１７によって反転されてＥＮＰに入力される。選択回
路１８の一方の端子にはクロックが入力され、もう一方
の端子にはフリップフロップ１４より出力される制御信
号が入力される。選択回路１８はＲＣＯ出力が１の期間
は制御信号を選択し、ＲＣＯ出力が０の期間はクロック
を選択するよう制御される。この選択回路１８より得ら
れる信号をＰＷＭ波とし、抵抗及びコンデンサよりなる
積分回路１９によって積分することにより、入力信号に
応じたアナログ信号が得られ、出力端子２０より出力さ
れる。
【００１２】まず、フリップフロップ１４より出力され
る制御信号が１の場合、入力値がロードされると、アッ
プダウンカウンタ１２は前述のようにダウンカウント
し、カウント値が０になるとＲＣＯ出力が０となる。こ
のＲＣＯ出力はインバータ１７によって反転されてＥＮ
Ｐに入力されているので、それより後は再び入力値がロ
ードされるまでカウント値０が保持され、ＲＣＯ出力は
０を出力し続ける。このＲＣＯ出力が１の期間は制御信
号（ここでは１）をＰＷＭ波とし、ＲＣＯ出力が０の期
間はクロックパルスをＰＷＭ波とする。従って、入力値
が４（１００）の場合、ＭＳＢが１でＭＳＢを除いた２
ビットは０であるので、ロードと同時にアップダウンカ
ウンタ１２のＲＣＯ出力は０となり、選択回路１８はク
ロックを選択するよう図中上側の端子に接続するよう制
御され、得られるＰＷＭ波はクロックパルスそのものと
なる。また、入力値が７（１１１）の場合、ＭＳＢが１
でＭＳＢを除いた２ビットは３であるので、再び入力値
がロードされるまでカウント値は３，２，１を繰り返す
ことになる。よって、ＲＣＯ出力は常に１となり、得ら
れるＰＷＭ波は常に１となる。
る制御信号が１の場合、入力値がロードされると、アッ
プダウンカウンタ１２は前述のようにダウンカウント
し、カウント値が０になるとＲＣＯ出力が０となる。こ
のＲＣＯ出力はインバータ１７によって反転されてＥＮ
Ｐに入力されているので、それより後は再び入力値がロ
ードされるまでカウント値０が保持され、ＲＣＯ出力は
０を出力し続ける。このＲＣＯ出力が１の期間は制御信
号（ここでは１）をＰＷＭ波とし、ＲＣＯ出力が０の期
間はクロックパルスをＰＷＭ波とする。従って、入力値
が４（１００）の場合、ＭＳＢが１でＭＳＢを除いた２
ビットは０であるので、ロードと同時にアップダウンカ
ウンタ１２のＲＣＯ出力は０となり、選択回路１８はク
ロックを選択するよう図中上側の端子に接続するよう制
御され、得られるＰＷＭ波はクロックパルスそのものと
なる。また、入力値が７（１１１）の場合、ＭＳＢが１
でＭＳＢを除いた２ビットは３であるので、再び入力値
がロードされるまでカウント値は３，２，１を繰り返す
ことになる。よって、ＲＣＯ出力は常に１となり、得ら
れるＰＷＭ波は常に１となる。
【００１３】次に、フリップフロップ１４より出力され
る制御信号が０の場合、入力値がロードされると、アッ
プダウンカウンタ１２は前述のようにアップカウント
し、カウント値が３になるとＲＣＯ出力が０となる。そ
れより後は再び入力値がロードされるまでカウント値３
が保持され、ＲＣＯ出力は０のままとなる。このＲＣＯ
出力が１の期間は制御信号（ここでは０）をＰＷＭ波と
し、ＲＣＯ出力が０の期間はクロックパルスをＰＷＭ波
とする。従って、入力値が３（０１１）の場合、ＭＳＢ
が０でＭＳＢを除いた２ビットは３であるので、ロード
と同時にアップダウンカウンタ１２のＲＣＯ出力は０と
なり、選択回路１８はクロックを選択するよう図中上側
の端子に接続するよう制御され、得られるＰＷＭ波はク
ロックパルスそのものとなる。また、入力値が０（００
０）の場合、ＭＳＢが０でＭＳＢを除いた２ビットは０
であるので、再び入力値がロードされるまでカウント値
は０，１，２を繰り返すことになる。よって、ＲＣＯ出
力は常に１となり、得られるＰＷＭ波は常に０となる。
る制御信号が０の場合、入力値がロードされると、アッ
プダウンカウンタ１２は前述のようにアップカウント
し、カウント値が３になるとＲＣＯ出力が０となる。そ
れより後は再び入力値がロードされるまでカウント値３
が保持され、ＲＣＯ出力は０のままとなる。このＲＣＯ
出力が１の期間は制御信号（ここでは０）をＰＷＭ波と
し、ＲＣＯ出力が０の期間はクロックパルスをＰＷＭ波
とする。従って、入力値が３（０１１）の場合、ＭＳＢ
が０でＭＳＢを除いた２ビットは３であるので、ロード
と同時にアップダウンカウンタ１２のＲＣＯ出力は０と
なり、選択回路１８はクロックを選択するよう図中上側
の端子に接続するよう制御され、得られるＰＷＭ波はク
ロックパルスそのものとなる。また、入力値が０（００
０）の場合、ＭＳＢが０でＭＳＢを除いた２ビットは０
であるので、再び入力値がロードされるまでカウント値
は０，１，２を繰り返すことになる。よって、ＲＣＯ出
力は常に１となり、得られるＰＷＭ波は常に０となる。
【００１４】図２（Ｃ）〜（Ｊ）には入力信号の入力値
に応じて得られるアップダウンカウンタ１２のＲＣＯ出
力とＰＷＭ波を示している。また、ＰＷＭ波の振幅をＡ
Ｖとした時のアナログ出力電圧を合わせて示している。
図２に示すように、入力値が３の場合に得られるＰＷＭ
波は、入力値が４の場合に得られるＰＷＭ波と同一とな
ってしまう。同様の理由で、３以外の入力値の場合であ
っても入力値のＭＳＢが０の場合（制御信号が０となる
場合）、得られるＰＷＭ波は入力値に対して１ずれるこ
とになる。
に応じて得られるアップダウンカウンタ１２のＲＣＯ出
力とＰＷＭ波を示している。また、ＰＷＭ波の振幅をＡ
Ｖとした時のアナログ出力電圧を合わせて示している。
図２に示すように、入力値が３の場合に得られるＰＷＭ
波は、入力値が４の場合に得られるＰＷＭ波と同一とな
ってしまう。同様の理由で、３以外の入力値の場合であ
っても入力値のＭＳＢが０の場合（制御信号が０となる
場合）、得られるＰＷＭ波は入力値に対して１ずれるこ
とになる。
【００１５】そこで、フリップフロップ１４より出力さ
れる制御信号が０の時のみアップダウンカウンタ１２の
ＥＮＴ入力にフリップフロップ１３より出力されるイネ
ーブルパルスを入力するようＡＮＤゲートを制御するこ
とにより、得られるＰＷＭ波と入力値とのずれを防いで
いる。アップダウンカウンタ１２のＥＮＴ入力に１が入
力されている期間は、ＲＣＯ出力は１に固定となる。そ
の結果得られるＰＷＭ波を図３に示している。図３に示
すように、ＰＷＭ波は７（＝３×２＋１）通り得られ、
このＰＷＭ波を積分回路１９により積分することによ
り、入力値が０，１の時は０（Ｖ）、２の時はＡ／６
（Ｖ）、３の時はＡ／３（Ｖ）、４の時はＡ／２
（Ｖ）、５の時は２Ａ／３（Ｖ）、６の時は５Ａ／６
（Ｖ）、７の時はＡ（Ｖ）となり、入力信号に応じた７
階調のアナログ信号を得ることができる。
れる制御信号が０の時のみアップダウンカウンタ１２の
ＥＮＴ入力にフリップフロップ１３より出力されるイネ
ーブルパルスを入力するようＡＮＤゲートを制御するこ
とにより、得られるＰＷＭ波と入力値とのずれを防いで
いる。アップダウンカウンタ１２のＥＮＴ入力に１が入
力されている期間は、ＲＣＯ出力は１に固定となる。そ
の結果得られるＰＷＭ波を図３に示している。図３に示
すように、ＰＷＭ波は７（＝３×２＋１）通り得られ、
このＰＷＭ波を積分回路１９により積分することによ
り、入力値が０，１の時は０（Ｖ）、２の時はＡ／６
（Ｖ）、３の時はＡ／３（Ｖ）、４の時はＡ／２
（Ｖ）、５の時は２Ａ／３（Ｖ）、６の時は５Ａ／６
（Ｖ）、７の時はＡ（Ｖ）となり、入力信号に応じた７
階調のアナログ信号を得ることができる。
【００１６】以上説明した本実施例では、入力信号のｎ
倍の周波数のクロックを用い、アップダウンカウンタ１
２によってｎ＋１通りのＲＣＯ出力を発生し、入力信号
のＭＳＢとクロックパルスとをＲＣＯ出力に応じて選択
することにより、２ｎ＋１通りのＰＷＭ波を発生させる
ものであるが、ｎ＋１通りの波形発生手段としては、ア
ップダウンカウンタに限定されることなく、通常のカウ
ンタによっても可能である。このように、本発明は上述
した本実施例に限定されることはなく、本発明の要旨を
逸脱しない範囲において変更可能である。
倍の周波数のクロックを用い、アップダウンカウンタ１
２によってｎ＋１通りのＲＣＯ出力を発生し、入力信号
のＭＳＢとクロックパルスとをＲＣＯ出力に応じて選択
することにより、２ｎ＋１通りのＰＷＭ波を発生させる
ものであるが、ｎ＋１通りの波形発生手段としては、ア
ップダウンカウンタに限定されることなく、通常のカウ
ンタによっても可能である。このように、本発明は上述
した本実施例に限定されることはなく、本発明の要旨を
逸脱しない範囲において変更可能である。
【００１７】
【発明の効果】以上詳細に説明したように、本発明のパ
ルス幅変調回路は、ｍ（ｍは２以上の自然数）ビットの
入力信号のｎ倍の周波数のクロックを用いて入力信号の
最上位ビットを除いたｍ−１ビットの信号に応じてｎ＋
１通りの波形を発生させ、この波形に応じて前記入力信
号の最上位ビットと前記クロックとを選択して出力する
ことにより、２ｎ＋１通りのパルス幅変調波を発生させ
るようにしたので、回路の動作周波数を高めることなく
従来の約２倍のパルス幅変調波を得ることのできる。従
って、このパルス幅変調波を積分すれば、２ｎ＋１階調
のアナログ信号が得られる。
ルス幅変調回路は、ｍ（ｍは２以上の自然数）ビットの
入力信号のｎ倍の周波数のクロックを用いて入力信号の
最上位ビットを除いたｍ−１ビットの信号に応じてｎ＋
１通りの波形を発生させ、この波形に応じて前記入力信
号の最上位ビットと前記クロックとを選択して出力する
ことにより、２ｎ＋１通りのパルス幅変調波を発生させ
るようにしたので、回路の動作周波数を高めることなく
従来の約２倍のパルス幅変調波を得ることのできる。従
って、このパルス幅変調波を積分すれば、２ｎ＋１階調
のアナログ信号が得られる。
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明を説明するためのタイミングチャートで
ある。
ある。
【図３】本発明を説明するためのタイミングチャートで
ある。
ある。
【図４】従来例を示すブロック図である。
【図５】従来例を説明するためのタイミングチャートで
ある。
ある。
１１ 入力端子 １２ アップダウンカウンタ（波形発生手段） １３，１４ フリップフロップ １５，１７ インバータ １６ ＡＮＤゲート １８ 選択回路 １９ 積分回路 ２０ 出力端子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 1/00 - 1/88 H03K 7/08
Claims (2)
- 【請求項１】入力されたクロックのクロック周期のｎ倍
（ｎは自然数）の周期のｍ（ｍは２以上の自然数）ビッ
トの入力信号に応じてパルス幅変調波を発生させるパル
ス幅変調回路であって、 前記クロックを動作クロックとし、前記入力信号の最上
位ビットを除いたｍ−１ビットの信号に応じて、前記ク
ロック周期を１単位時間として０単位時間からｎ単位時
間までの範囲でハイとなるｎ＋１通りの波形を発生させ
る波形発生手段と、 前記波形発生手段からの出力信号を選択のための制御信
号とし、前記入力信号の最上位ビットと前記クロックと
を選択して出力する選択回路とによって、 ２ｎ＋１通りのパルス幅変調波を発生させることを特徴
とするパルス幅変調回路。 - 【請求項２】前記波形発生手段は前記入力信号の最上位
ビットによってアップカウントとダウンカウントとが切
り換えられるアップダウンカウンタであることを特徴と
する請求項１記載のパルス幅変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14143193A JP2853723B2 (ja) | 1993-05-20 | 1993-05-20 | パルス幅変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14143193A JP2853723B2 (ja) | 1993-05-20 | 1993-05-20 | パルス幅変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06334527A JPH06334527A (ja) | 1994-12-02 |
| JP2853723B2 true JP2853723B2 (ja) | 1999-02-03 |
Family
ID=15291818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14143193A Expired - Lifetime JP2853723B2 (ja) | 1993-05-20 | 1993-05-20 | パルス幅変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2853723B2 (ja) |
-
1993
- 1993-05-20 JP JP14143193A patent/JP2853723B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06334527A (ja) | 1994-12-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5337338A (en) | Pulse density modulation circuit (parallel to serial) comparing in a nonsequential bit order | |
| US5177373A (en) | Pulse width modulation signal generating circuit providing N-bit resolution | |
| JP3090200B2 (ja) | パルス幅変調器 | |
| JP3444926B2 (ja) | 表示装置の階調補正方式 | |
| JPH07114466B2 (ja) | ビデオ信号フエーデイング回路 | |
| US4685114A (en) | Waveform modulation system | |
| JP2853723B2 (ja) | パルス幅変調回路 | |
| JP3637891B2 (ja) | 変調信号発生装置 | |
| JP2949349B2 (ja) | パルス幅変調回路 | |
| JP3160331B2 (ja) | パルス幅変調装置 | |
| JPH0376311A (ja) | パルス幅変調回路 | |
| SU1613987A1 (ru) | Приемное устройство дл высокочастотной геоэлектроразведки | |
| JP2692791B2 (ja) | Ｄａコンバータ | |
| JPS6352808B2 (ja) | ||
| JP3037345B2 (ja) | 画像データ変調装置 | |
| JPH0736490B2 (ja) | 任意波形発生装置 | |
| JPH0611662Y2 (ja) | デイジタルアナログコンバ−タ | |
| JPH0983368A (ja) | Ｄ／ａ変換回路 | |
| JPS61256825A (ja) | Ｐｗｍ型ｄ／ａ変換装置 | |
| JPS62181564A (ja) | 画像情報処理装置 | |
| JPH066230A (ja) | Ｄ／ａ変換回路 | |
| JPH06296183A (ja) | バースト波形発生装置 | |
| JPS62250885A (ja) | 電動機の制御装置 | |
| JPS62194740A (ja) | デジタル処理装置 | |
| JPH01241224A (ja) | デジタルアナログ変換器 |