JPS62194740A - デジタル処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、入力アナログ信号をデジタル変換するアナ
ログ／デジタル変換回路と、該デジタル変換によって形
成されたデジタル信号をアナログ変換するデジタル／ア
ナログ変換回路とを備えたデジタル処理装置に関する。

〔従来の技術〕

従来、デジタル処理によって映像再生を行なうデジタル
方式のテレビジョン受像機などに設けられたこの種デジ
タル処理装置は、映像信号などの入力アナログ信号をデ
ジタル変換するアナログ／デジタル変換回路（以下Ａ／
Ｄ変換回路と称する）と、デジタル映像処理回路などを
介してＡｌ１）変換回路に接続され、前記デジタル変換
によって形成されたデジタル信号をアナログ変換するデ
ジタル／アナログ変換回路（以下Ｄ／Ａ変換回路と称す
る）とを備え、該０７Ａ変換回路のアナログ変換により
、デジタル処理された映像信号などの出力アナログ信号
を出力する。

ところで、デジタル処理装置の固有雑音は、はぼ、Ａ／
Ｄ変換回路のデジタル変換にもとづく量子化雑音によっ
て決まり、通常、装置が扱うデジタル信号の最Ｔ、位ビ
ット（Ｌ８Ｂ）の±１７２．すなわちデジタル信号がＮ
ビット（Ｎは１．２．３．・・・の整Ｎ＋１ 数）であれば、±１／２　　になる。

そして、前記量子化雑音を低減して前記固有雑音を低減
し、出力アナログ信号のノイズ成分を少な（するため、
デジタル信号のビット数、すなわちＡ／Ｉ）ｉ換回絡の
量子化ビット数を多くして量子化雑音を低減する手法お
よび、デジタル変換に工夫を加えて量子化雑音を低減す
る手法が考えられている。

たとえば、１９８１年１１月２３日発行の雑誌「日経エ
レクトロニクス」（日経マグロウヒル社）の２３３〜２
４７頁には、デジタル変換に工夫を加える手法として、
水平掃引１回おきに、Ａｌ１）変換回路の基準電圧に１
／２ＬＳＢに対応する電圧だけバイアスをかけ、分解能
７ビツト（Ｎ＝７）のＡ／Ｄ変換回路を用いて８ビツト
分解能を達成する手法が記載されている。

なお、デジタル変換に工夫を加える手法には、前記雑誌
「日経エレクトロニクス」に記載されているように、量
子化ビット数を変えないで行なう手法と、量子化ビット
数を多くして行なう手法とがある。

〔発明が解決しようとする問題点〕

ところで、量子化雑音を低減するために、Ａ／Ｄ変換回
路の量子化ビット数を多くすると、Ａ／Ｄ変換回路、　
ｌ）／Ａ変換回路などの扱うビット数が多くなり、構成
が複雑化して大型かつ高価になる問題点がある。

一方、デジタル変換に工夫を加え、量子化ビット数を変
えないで量子化雑音を低減する場合は、適正な出力アナ
ログ信号を得るために、後段のＤ／Ａ変換回路によって
補正処理を行なう必要があり、Ａｌ１）変換回路および
Ｄ／Ａ変換回路に工夫を加えなければならず、この場合
も構成が複雑化する問題点がある。

〔問題点を解決するための手段〕

この発明は、前記の点に留意してなされたものであり、
入力アナログ信号をデジタル変換するアナログ／デジタ
ル変換回路と、該変換回路に接続され、デジタル信号の
アナログ変換によって該変換の１単位周期前に入力され
た前記デジタル信号の出力アナログ信号を出力するデジ
タル／アナログ変換回路とを備えたデジタル処理装置に
おいて、前記デジタル信号を前記変換の１単位周期だけ
遅延する遅延回路と、前記デジタル信号の論理値り。

と前記遅延回路から出力された遅延デジタル信号の論理
値り目とを比較し、Ｄｏ）Ｄ＋　、Ｄｏ＝Ｄ＋　、Ｄｏ
（Ｄｔの判別信号を出力する演算回路と、前記判別信号
の切換制御により、１）０＞Ｄ１のときに前記出力アナ
ログ信号の最小単位振幅の１７２の振幅および前記変換
の１単位周期の１／２の周期に設定され各ｌ単位周期の
中央で立上る階調補正用の正パルス信号を前記出力アナ
ログ信号に加算し、Ｄ０＜Ｄ１のときに前記正パルス信
号と同一の振幅および周期に設定され前記変換の１単位
周期の中央で立下る階調補正用の負パルス信号を前記出
力アナログ信号に加算する階調補正手段とを備えたこと
を特徴とするデジタル処理装置である。

〔作用〕

そして、論理値ＤＯが論理値Ｄ！より大きくなり、出力
アナログ信号の振幅が大きくなるときは、デジタル／ア
ナログ変換回路から出力される出力アナログ信号の後半
の振幅が、最小単位振幅の１７２だけ上昇し、逆に、論
理値ＤＯが論理値Ｄ１より小さくなり、出力アナログ信
号の振幅が小さくなるときは、デジタル／アナログ変換
回路から出力される出力アナログ信号の後半の振幅が１
７２だけ低下する。

したがって、出力アナログ信号は最小単位振幅の１７２
の単位で振幅が上昇、低下し、デジタル信号のビット数
をＮとした場合、出力アナログ信号の振幅変化の段階、
すなわち階調が、デジタル／アナログ変換回路のデジタ
ル変換によって設定される２階調から２　−１階調に増
加し、出力アナログ信号の量子化雑音にもとづくノイズ
成分が低減され、出力アナログ信号に階調補正を加える
のみの簡単な構成により、アナログ／デジタル変換回路
の量子化ビット数を多くすることなく、出力アナログ信
号の量子化雑音にもとづくノイズ成分の低減が行なえる
。

〔実施例〕

つぎに、この発明を、その１実施例を示した第１図およ
び第２図とともに詳細に説明する。

第１図において、（１）は映像信号などの入力アナログ
信号が入力されるアナログ入力端子、（２）は入力端子
＋１１の入力アナログ信号をデジタル変換するアナログ
／デジタル変換回路、すなわちＡ／Ｄ変換回路であり、
Ｎビット並列のデジタル信号を出力する。（３）はＡ／
Ｄ変換回路＋２１に接続されたＮビットのデジタル／ア
ナログ変換回路、すなわちＤ／Ａ変換回路であり、入力
されたＮビットのデジタル信号をアナログ変換して出力
アナログ信号を出力する。

なお、Ａ／Ｄ変換回路（２）とＤ／Ａ変換回路（：（）
との間に設けられるデジタル映像処理回路などの処理回
路は、説明を簡単にするために図示省略されている。

（４）はレベル調整用の抵抗（ｌＬＯ）を介して１）／
Ａ変換回路（３）に接続されたアナログ出力端子、（５
）は１ンＡ変換回路（３）に入力されるデジタル信号を
遅延する遅延回路であり、゛Ｎビットの遅延デジタル信
号を出力する。（６）はＤ／Ａ変換回路（３）に入力さ
れるデジタル信号と遅延回路（５）の遅延デジタル信号
とが入力される演算回路であり、Ｄ／Ａ変換回路（３）
に入力されるデジタル信号の論理値Ｄｏと遅延デジタル
信号の論理値ＤＩとを比較し、Ｄｏ　）Ｄ＋　、　Ｄｏ
＝Ｄ＋　、Ｄｏ（１）Ｉによってデータ内容の異なる２
ビツトの判別信号を出力する。

（７）は発振回路であり、装置全体の動作制御用の種々
の動作クロック信号および、後述の階調補正用の正、負
パルス信号を形成するだめの補旧クロック信号ＣＬＫを
形成し、各タイミング信号をＡ／Ｄ変換回路（２１、Ｄ
／Ａ変換回路（３）などに供給する。（８）（９）は分
圧用の４個の抵抗（Ｒ１）、（Ｉｔ２）、（Ｒ８）、（
Ｉｔ４）および直流カット用の２個のコンデンサ（ＣＩ
）、（０２）からなる直流レベル変換回路であり、抵抗
（Ｒ１）。

（ル２）の直列回路および抵抗（Ｒ３）　、　（Ｒ４）
の直列回路が正電源端子（十Ｂ）とアースとの間に設け
られ、コンデンサ（Ｃ１）が発振回路（７）のクロック
−≠中信号ＣＬＫの出力端子と抵抗（Ｒ１）、（Ｒ２）
の接続点αとの間に設けられるとともに、コンデンサ（
Ｃ２）がインバータ（８）の出力端子と抵抗（Ｒ３）、
（Ｒ４）の接続点βとの間に設けられている。

ｉｌＧは３入力端子（ａ）、山）　、　（Ｃ）を有する
アナログスイッチであり、入力端子（１１）　、　（ｂ
）が接続点α、βそれぞれに接続されるとともに入力端
子（Ｃ）がアースされ、切換制御端子（ｄ）に入力され
た演算回路（６）の判別信号にもとづき、入力端子（ａ
）〜（ｅ）を出力端子（ｅ）に切換え接続する。

（Ｒ５）　、　（ｌｔ６）　、　（几７）はレベル調整
用の３個の抵抗であり、抵抗（Ｉｔ５　）の一端が出力
端子（Ｃ５）に接続されるとともに、抵抗（Ｒ６）、（
几７）が出力端子（４）とアースとの間に直列に設けら
れ、かつ抵抗（Ｉｔ６）、（几７）の接続点γに抵抗（
几５）の他端が接続されている。

なお、発振回路（７）、インバータ（８）、変換回路（
９）。

スイッチαＯおよび抵抗（ｆｔ５）、（几７）により、
階調補正手段が形成されている。

そして、入力端子＋１）の入力アナログ信号は、Ａ／Ｄ
変換回路（２］によって順次にＮビットのデジタル信号
にデジタル変換され、このときデジタル変換の周期、す
なわち変換の１単位周期（以下クロック周期と称する）
τが、発振回路（７）の動作クロック信号によって設定
されるとともに、デジタル変換によって量子化雑音が発
生する。

さらに、Ａ／Ｄ変換回路（２）のデジタル信号が、たと
えばデジタル映像処理回路を介してＤ／Ａ変換回路（３
）に入力され、該変換回路（３）により、入力されたデ
ジタル信号がアナログ変換され、Ｄ／Ａ変換回路１３）
から抵抗（Ｉｔｏ）を介して出力端子（４）に出力アナ
ログイ言号が出力される。

ところで、変換回路＋３）のアナログ変換のクロック周
期も、発振回路（７）の動作クロック信号にもとづき、
前述のデジタル変換のクロック周期τに設定され、Ｄ／
Ａ変換回路（３）は、入力されたデジタル信号の出力ア
ナログ信号を１クロック周期τ後に出力する。

また、出力アナログ信号の最小単位振幅が、デジタル信
号のＬＳＢをアナログ変換して得られる振幅になり、デ
ジタル信号の論理値Ｄｏにもとづく出力アナログ信号の
振幅が、０ないし最小単位振幅（以下Ｌ８Ｂ振幅と称す
る）の２−１倍の範囲で、ＬＳＢ振幅を単位として変化
するため、０７Ａ−変換回路（３）から出力される出力
アナログ信号の階調は２Ｎになる。

すなわち、Ｎ＝２とした場合は、入力されるデジタル信
号の論理値ＤＯにもとづき、Ｄ／Ａ変換回路（３）から
出力される出力アナログ信号は、たとえば第２図（ａ）
に示すように、振幅（電圧）が、アースレベルのＯボル
トないしＬＳＢ振幅Ｖｌの３倍の３ｖ７７ボルト範囲で
、ＩＶｅボルト単位で変化し、このとき、デジタル信号
のビット数にもとづく出力アナログ信号の階調が４にな
る。

一方、Ｄ／Ａ変換回路（３１に入力されるデジタル信号
は、遅延回路（５）および演算回路（６）にも入力され
、遅延回路（５）により、入力されたデジタル信号が１
クロック周期τだけ遅延され、遅延回路（５）から演算
回路（６）に、Ｄ／Ａ変換回路（３）に１クロック周期
τ前に入力されたデジタル信号、すなわちｌ）／Ａ変換
回路（３）の現在の出力アナログ信号に対応する遅延デ
ジタル信号が入力される。

そして、演算回路（６）は、Ｄ／Ａ変換回路（３］に入
力されるデジタル信号、すなわちつぎのｌクロック周期
τに出力される出力アナログ信号に対応するデジタル信
号の論理値ＤＯと、遅延デジタル信号の論理値ＤＩとを
比較し、Ｄｏ　）、ＤＩ　、　Ｄｏ　＝　ＤＩ　　、Ｄ
ｏ（ＤＩの２ビツトの判別信号をスイッチＩＯに出力し
、このとき反イツチ＋ＩＱは、判別信号の切換制御によ
り、Ｄｏ　）　ＤＩになる出力アナログ信号の振幅上昇
のときに、入力端子（ｎ）が出力端子（０）に接続され
、１）０〈ＤＩになる出力アナログ信号の振幅低下のと
きに、入力端子（ｂ）が出力端子（ｅ）に接続され、Ｄ
ｏ　＝　ＤＩになる出力アナログ信号の振幅無変化のと
きに、入力端子（ｅ）が出力端子（ｅ）に接続される。

ところで、発振回路（７）からインバータ（８）および
コンデンサ（ＣＩ）に出力される補正クロック信号ＣＬ
Ｋは、１クロック周期τの１／２周期に設定されるとと
もに、Ｄ／Ａ変換回路（３）のアナログ変換に同期して
ｌクロック周期τの中央のタイミングで立上る波形に設
定されている。

そして、インバータ（８）の反転により、インバータ（
８）からコンデンサ（Ｃ２）に出力される反転補正クロ
ック信号ＣＬＫは、発振回路（７）から出力される補正
クロック４ｇ号ＣＬＫと同一の周期になるとともに、１
）／Ａ変換回路（３）のアナログ変換に同期して各１ク
ロック周期τの中央のタイミングで立下る波形になる。

ざらに、両クロック信号ＣＬＫ　、　ＣＩ、にの直流レ
ベルが、直流レベル反換回路（９）によって変換され、
このとき接続点αからスイッチ叫の入力端子（ａ）に出
力される信号は、第２図（ｂ）に示すように、補正クロ
ック信号ＣＬＫのローレベルをアースレベル（Ｏボルト
）に設定したパルス信号８１になり、接続点βからスイ
ッチＣＩＯの入力端子（ｂ）に出力される信号は、同図
（Ｃ）に示すように、反転補正クロックイ３号のハイレ
ベルをアースレベルに設定したパルス信号Ｓ２になる。

なお、スイッチ叫の入力端子（Ｃ）がアースされている
ため、入力端子（Ｃ）に入力される信号は、アースレベ
ルの信号Ｓ３になる。

そして、判別信号の切換制御にもとづき、入力端子（ａ
）〜（０）の信号８１〜Ｓ３がスイッチ叫の出力端子（
０）から切換え出力され、出力端子（ｅ）の出力信号が
抵抗（１４５）　、　（几７）の分圧によって設定され
た振幅でＤ／Ａ変換回路（３）から出力された出力アナ
ログ信号にアナログ加算される。

ところで、抵抗（几５）、（几７）の抵抗値の設定にも
とづき、出力端子（０）から出力されるパルス信号Ｓ、
。

８２＋７）振幅カＬ８Ｂ振幅Ｖｅノ１／２ＦＣするため
、Ｄｏ）ＤＩのときには、出力アナログ信号に加算され
る信号が、パルス信号Ｓ！にもとづき、ＬＳＢ振幅のｖ
ｌ！のＩ／２の振幅およびｌクロック周期τ半の１／２
の周期に設定されかつ各ｌクロック周期τの中央で立上
る階調補正用の正パルス信号、すなわち各１クロック周
期τでの後半に＋Ｖｌ／２のレベルになる正パルス信号
になり、Ｄｏ　（ＤＩのときは、出力アナログ信号に加
算される信号が、パルス信号Ｓ２にもとづき、正パルス
信号と同一の振幅および周期に設定されかつ１クロック
周期τの中央で立下る階調補正用の負パルス信号、すな
わち各１クロック周期τの淡半にのみ−Ｖｌ／２のレベ
ルになる負パルス信号になる。

したがって、第２図（ａ）のし１〜ｔ２時の１クロック
周期τの出力アナログ信号がＤ／Ａ変換回路（３）から
出力されるときは、Ｄ７Ａ７Ａ変換（３）に同図（ａ）
のｔ２〜ｔ３時の１クロック周期τの出力アナログ信号
に対応するデジタル信号が入力されるため、判別信号が
Ｄｏ　（Ｄｒの信号になり、このときスイッチ０００Å
力端子（ｂ）が出力端子（ｅ）に接続され、ｔ１〜ｔ２
時の出力アナログ信号に負パルス信号がアナログ加算さ
れ、出力端子（４）には、同図（ｄ）に示すように、ｔ
＋−ｔ２時の１クロック周期τでの後半の振幅をＶｅ／
２だけ低下したアナログ信号がへカされる。

また、第２図（１１）のも２〜ｔ３時のｌクロック周期
τの出力アナログ信号が１）／Ａ変換回路（３）から出
方サレルときは、ｌ）／Ａ変換回路（３Ｉに同図（ｎ）
のも３〜し４時の１クロック周期τの出方アナログ信号
に対応するデジタル信号が入力されるため、判別信号が
Ｄｏ　）　１）＋の信号になり、このときスイッチｔＩ
Ｏの入力端子（ａ）が出力端子（０）に接続され、ｔ２
〜ｔ３時の出力アナログ信号に正パルス信号がアナログ
加算され、出力端子（４）には、同図（ｄ）に示すよう
に、ｔ２〜し３時の出力アナログ信号の後半の振幅をＶ
ｌ／２だけ上昇したアナログ信号が出力される。

そして、ｔ４時以降にも同様の動作がくり返されるため
、Ｄ／Ａ変換回路（３）から第２図（ａ）の出力アナロ
グ信号が出力されると、正、負パルス信号のアナログ加
算により、出力端子（４）には、同図（ｄ）に示すよう
に、出力アナログ信号のクロック周期τのＨＬＳＢ振幅
振幅率ｌ単位昇、下降変化を、クロック周期τの１Ｉ２
周期の１／２　Ｌ８Ｂ振幅単位の上昇、下降変化に補正
したアナログ信号が入力され、出力アナログ信号の階調
が、振幅の変化範囲を変えることなく２−１階調に増加
し、Ｎ＝２の場合は４階調から７階調に増加する。

なお、Ｄｏ　＝　ＤＩのときはスイッチ（１０の入力端
子（ｅ）が出力端子（ｅ）に接続され、出方端子（４）
に−１）／Ａ変換回路（３）の出力アナログ信号が入力
される。

そして、正、負パルス信号にもとづき、出力アナログ信
号の階調が、Ｄ７に変換回路（３）のアナログ変換によ
って設定される２Ｎ階調から２Ｎ＋１−１階調に増加す
るため、Ａ７Ｄ変換回路（２）のアナログ変換によって
生じた量子化雑音にもとづく出力アナログ信号のノイズ
成分が低減され、このときＤ／Ａ変換回１！　＋３１の
周辺に工夫を加え、０７Ａ変換回路（３）の出力アナロ
グ信号の階調を補正するのみでよいため、デジタル信号
のビット数（量子化ビット数）が多くなることもなく、
簡単な構成により、小型かつ安価に出力アナログ信号の
量子化雑音にもと・つくノイズ成分を低減することがで
きる。

〔発明の効果〕

以上のように、この発明のデジタル処理装置によると、
アナログ／デジタル変換回路（２）、デジタル／アナロ
グ変換回路（３）とともに、遅延回路（５ｊ。

演算回路（６）および階調補正手段を備えたことにより
、階調補正手段から出力される階調補正用の正。

負パルス信号にもとづき、デジタル変換回路（３）の出
力アナログ信号の階調を、デジタル１ａ号によって設定
される階調より多階調にし、アナログ／デジタル変換回
路（２）のデジタル変換によって生じる量子化雑音にも
とづく出方アナログ信号のノイズ成分を低減することが
でき、この場合、デジタル信号のビット数を増すことな
く、出方アナログ信号の階調を増すのみであるため、簡
単な構成で出力アナログ信号の量子化雑音にもとづくノ
イズ成分を低減することができる。

【図面の簡単な説明】

第１図はこの発明のデジタル処理装置の１実施例の結線
図、第２図（ａ）〜（ｄ）は第１図の動作説明用のタイ
ミングチャートである。 （１）・・・アナログ入力端子、（２１・・・Ａ／Ｄ変
換回路、（３）・・・Ｄ／Ａ変換回路、（４）・・・ア
ナログ出力端子、（５）・・・遅延回路、（６）・・・
演算回路、（７）・・・発振回路、（８）・・・インバ
ータ、（９）・・・直流レベル変換回路、ｎｏ・・・ア
ナログスイッチ。

Claims (1)

【特許請求の範囲】
1. （１）入力アナログ信号をデジタル変換するアナログ／
   デジタル変換回路と、該変換回路に接続され、デジタル
   信号のアナログ変換によつて該変換の１単位周期前に入
   力された前記デジタル信号の出力アナログ信号を出力す
   るデジタル／アナログ変換回路とを備えたデジタル処理
   装置において、前記デジタル信号を前記変換の１単位周
   期だけ遅延する遅延回路と、前記デジタル信号の論理値
   Ｄ＿０と前記遅延回路から出力された遅延デジタル信号
   の論理値Ｄ＿１とを比較し、Ｄ＿０＞Ｄ＿１、Ｄ＿０＝
   Ｄ＿１、Ｄ＿０＜Ｄ＿１の判別信号を出力する演算回路
   と、前記判別信号の切換制御により、Ｄ＿０＞Ｄ＿１の
   ときに前記出力アナログ信号の最小単位振幅の１／２の
   振幅および前記変換の１単位周期の１／２の周期に設定
   され各１単位周期の中央で立上る階調補正用の正パルス
   信号を前記出力アナログ信号に加算し、Ｄ＿０＜Ｄ＿１
   のときに前記正パルス信号と同一の振幅および周期に設
   定され前記変換の１単位周期の中央で立下る階調補正用
   の負パルス信号を前記出力アナログ信号に加算する階調
   補正手段とを備えたことを特徴とするデジタル処理装置
   。