JPS6245217A - パルス幅変調回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、デジタル技術さらにはデジタルの入力デー
タによって動作するＰＷＭ回路（パルス幅変調回路〕に
適用して特忙有効な技術に関するもので、例えばＤ−Ａ
変換回路（デジタル−アナｐグ変換回路）に利用して有
効な技術に関するものである。

〔背景技術〕

ＰＷＭ回路は入力信号の内容に応じたパ、ルス幅（デエ
ーティ）を有するパルス信号を発生する回路であって、
古くは無線通信におけるパルス変調方式の一つとして使
われていたが、最近では、例えばＶＴＲ（ビデオ・チー
・プ・レコーダ）のドラムモータを制御するＤ−人変換
回路などに多く使われるようになってきた。Ｄ−Ａ変換
回路の場合は、デジタルの入力データによつて出力パル
スの幅を可変するＰＷＭ回路が使用される。

第３図（ａ）およびＱ））は、そのＰＷＭ回路の構成例
および動作例を示す。

同図（ａ）に示すＰＷＭ回路は、ラッチ回路１、カウン
タ（ＰＷＭカウンタ）２、−数棟出回路３、およびセッ
ト／リセット型フリップ７０ツブＦＦなどによって構成
される。

ラッチ回路１は、転送りロックφｐＫ同期して送られて
くるデジタル入力データＤｉｎを一時的に保持する。カ
ウンタ２は、一定周期Δｔの基本クロックφｋを計数す
る。−数棟出回路３は、カウンタ２の計数内容とデジタ
ル入力データＤｉｎの内容との一致を検出する。フリッ
プ７０ツブＦＦは、セット端子Ｒ，リセット端子Ｒ，セ
ット出力Ｑを有し、転送りロックφｐと一致検出回路３
の一数構出出力信号ｅｐによってセット／リセットされ
る。

以上のような構成により、同図（ｂ）にその動作例を示
すように、所定周期Ｔごとにパルス出力Ｐ　ｏｕｔが発
せられるとともに、このパルス出力Ｐｏｕｔのパルス幅
Ｔｗが入力データＤｉｎによつて可変制御されるように
なっている。このようにしてパルス幅変調されたパルス
出力Ｐｏｕｔは、同図（ａ）に示すように、抵抗Ｒ１お
よびコンデンサＣｔからなる平滑回路４を通すことによ
り、デジタル入力データＤｉｎの値の応じた電圧値を有
するアナログの直流電圧ＶｏｕｔＫ変換することができ
る。そして、このアナログの直流電圧Ｖｏｕｔでもって
、例えば直流モータＭの駆動をフィードバック制御する
ことができる。

なお、上述したＰＷＭ回路については、例えばＣＱ出版
社発行「実用電子回路ハンドブック」昭和５３年８月１
０日発行、１０７〜１０９頁（低価格、高精度のパルス
幅変調型Ｄ−Ａコ／バータ）などにその例が記載されて
いる。

ところで、上述したＰＷＭ回路において、その精度を高
めるためには、上記デジタル入力データＤｉｎのビット
長を例えば１０ビツトあるいは１４ビツトといったよう
に長くする必要がある。ところが、上記デジタル入力デ
ータＤｉｎのビット長を長（すると、上記パルス出力Ｐ
ｏｕｔのパルス発生周期Ｔも長くなる。このため、その
パルス出力Ｐｏｕｔをパルス幅Ｔｗの大きさに応じた直
流電圧Ｖｏｕｔに平滑する平滑回路４には、非常に時定
数つまり容量をもつコンデンサＣｔが必要となる。

そこで、その平滑のためのコンデンサＣｔの必要容量の
大きさを小さくするために、第４図に示すように、上記
パルス出力Ｐｏｕｔのバ＃スを複ｉのパルスに分散させ
るようにしたＰＷＭ回路が提供されている。

第４図は、パルス出力Ｐｏｕｔのパルスを複数のパルス
に分散して発するようにした従来のＰＷＭ回路において
、そのデジタル入力データＤｉｎの各値ごとの出力波形
を示す。この場合、理解を容易にするため、デジタル入
力データＤｉｎは’ｏｏｏｏ″から’１１１１’までの
値（θ〜１５）をとる４ビツトの長さとして〜する。

第４図において、先ず、パルス幅変調の動作周期Ｔは４
つの周期Ｔ／４に分割される。そして、各分割周期Ｔ／
４ととにそれぞれ、４分の１の時間に分割されたパルス
幅のパルスｐ１が出力される。このパルスｐ１を粗調パ
ルスと呼ぶことにする。各粗調パルスｐ１のパルス幅は
それぞれ、デジタル入力データＤｉｎの値を４で割った
ときの商に対応させられている。次に、デジタル入力デ
ータＤｉｎ　の値を４で割ったときの余りに対応する数
の粗調パルスｐ１の前にそれぞれ、１クロック分のパル
ス幅（Ｗ）をもつパルスｐ２が選択的に接続される。こ
のパルスｐ２を微調パルスト呼ぶことにする。図中のＷ
はパルス幅の基本単位であって、ｌクロック周期に相当
する。

ここで、デジタル入力データＤｉｎの上位桁データの値
は、上述した４つの粗調パルスｐ１の各パルス幅を一律
に定める。また、その下位桁データの値は、上記粗調パ
ルスｐ１に選択的に接続される微調パルスｐ２の数を定
める。これにより、各動作周期Ｔごとに発せられる１な
いし複数のパルスｐｉ　ｔ　ｐ２の各パルス幅の合計す
なわち実効パルス＠Ｔｗが、デジタル入力データＤｉｎ
の各位’ｏｏｏｏ’から”１１１１”にそれぞれ対応す
るようになっている。

以上のようにして、パルス出力Ｐｏｕｔのパルスを複数
のパルスに分散させることにより、そのノくルス出力Ｐ
ｏｕｔの周波数成分を高めることができる。そして、こ
れによって、パルス幅変調の精度を高めることができる
一方、そのパルス出力Ｐｏｕｔをパルス幅Ｔｗの大きさ
に応じた直流電圧Ｖｏｕｔに平滑するためのコンデンサ
Ｃｔの容量を小さくすることができるようになる。

しかしながら、上述したＰＷＭ回路にあっても、次のよ
うな問題点が残っていることが本発明者らによって明ら
かとされた。

すなわち、第４図にその動作例を示した従来のＰＷＭ回
路では、デジタル入力データＤｉｎのデータ値の変化に
よってパルス出力Ｐ　ｏｕｔの実効パルス幅Ｔｗが変化
するときの連続性は確保されているものの、そのデジタ
ル入力データＤｉｎのデータ値が特定の値を遷移する付
近、すなわちそのデータ値が’００１１’″と’０１０
０″の間、”０１１１”と”１０００”の間、’１０１
１”と’１１００’の間を移り換わるときく、同図中に
示すように、複数に分散された各パルスの位相がそれぞ
れ１クロック分θ（θ＝ｗ）だけ−斉に変化する。この
ときの位相変化がパルス出力Ｐ　ｏｕｔ　Ｋ−４１のゆ
らぎを不規則的に与える。このゆらぎは非常に低い周波
数成分をもつ一種の雑音であって、平滑回路でも十分に
取り除くことができない。このため、例えばそのパルス
出力Ｐｏｕｔの平滑出力でもってＶＴＲのドラムモータ
の回転制御を行った場合には、そのモータの回転に不規
則なムラを与え、さらにこの回転ムラがＶＴＲの再生画
像を劣化させる、といりたような問題を生じさせるよう
になる。

〔発明の目的〕

この発明の目的は、ビット長の長いデジタル入力データ
によってパルス幅変調されたパルス出力中の周波数成分
を高くするとともに、そのパルス出力中に不規則な位相
変化によるゆらぎが生じないようにしたＰＷＭ技術を提
供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添付図面から明らかに
なるであろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものを簡単
に説明すれば、下記のとおりである。

すなわち、パルス幅変調されたパルス出力を、複数に分
散された粗調パルスと、この粗調パルスに選択的に接続
される微調パルスとによって編成するとともに、その微
調パルスの接続位置な粗調パルスの後に置くことにより
、ビット長の長いデジタル入力データによってパルス幅
変調されたパルス出力中の周波数成分を高くするととも
に、そのパルス出力中に不規則な位相変化によるゆらぎ
が生じないようにする、という目的を達成するものであ
る。

〔実施例〕

以下、この発明の代表的な実施例を図面を参照しながら
説明する。

なお、図面において同一符号は同一あるいは相当部分を
示す。

第１図はこの発明によるＰＷＭ回路の一実施例を示す。

同図に示すＰＷＭ回路は、ラッチ回路１．２進カウンタ
（ＰＷＭカウンタ）２、−数構出回路３、論理手段３１
、遅延手段５、信号切換回路６、およびセット／リセッ
ト型フリップフロップＦＦなどによって構成される。

ラッチ回路１は、転送りロックφｐに同期して送られて
くるデジタル入力データＤｉｎを一時的に保持する。

カクンタ２は、複数ビット（６ビツト）の２進コードで
表されるデジタル入力データと同じビット長（６ビツト
）を有し、一定周期（Δｔ）の基本クロックφｋを計数
する。

一致・検出回路３は、上記カラ／り２の下位桁ビットデ
ータ（ｅＯ、ｃｌ　、Ｇ２）と上記デジタル入力データ
Ｄｉｎの上位桁ビットデータ（ｄ３゜ｄ４．ｄ５）との
一致を検出する。この−数棟出回路３は論理積ゲートに
よって簡単に構成することができる。

論理手段３１は、上記２進カクンタ２の上位桁ビットデ
ータ（Ｇ３．Ｇ４．Ｇ５）と上記デジタル入力データＤ
ｉｒｌ　の下位桁ピクトデータ（ｄＯ。

ｄｉ、ｄ２）とを各ビットごとに比較していずれかのビ
ット桁における一致の有無を検出する。この論理手段３
１は、上記カラ／り２の上位桁ビットデータ（Ｇ３　、
Ｇ４　、Ｇ５）と上記デジタル入力データＤｉｎの下位
桁ピクトデータ（ｄＯ，ｄｉ。

ｄ２）との間にて各ビット桁ごとの論理積をとる複数の
論理積グーｈＧ１　、Ｇ２　、Ｇ３と、この複数の論理
積グー）Ｇｌ　、０２　、Ｇ３の各論理積出力の総論瑞
相なとる論理和グー）Ｇ４とによって構成される。

遅延手段５は、直列接続された２段のディレィ−７リツ
プ７０ツブ５：ｌ、５２によって構成される。各７リツ
プ７０ツグ５１．５２はそれぞれ、ディレィ端子り、ク
ロック端子Ｔ、およびディレィ保持出力端子Ｑを有する
。各７リツプフロツプ５１．５２はそれぞれ、上記−数
棟出手段３の検出出力信号ｅｐを１クロック分（Δｔ：
Δｔ＝ｗ）ずつ遅延させる。そして、１クロック分プど
げ遅延された信号Ｃｐｌと２クロック分遅延された信号
Ｃｐ２とを出力する。

信号切換回路６は」；記遅延Φ段５に付属す７．）もの
であり℃、論理積グー）Ｇ５．Ｇ６、論理和ゲートＧ７
．およびインバータＧ８によって構成される。この信号
切換回路６は、互いに１クロック分の遅延時間差のある
２つの信号Ｃｐ　１　＊　Ｃｐ　２のいずれか一方を選
択する。この選択された力の信号Ｃｐ１またはＣｐ２は
、七ット／リセット型フリップ７０ツブＦＦのリセット
端子Ｒに与えられる。この信号切換回路６の切換動作は
、上記論理手段３１の論理出力Ｓｓにより℃制御され、
その論理出力Ｓｓが１“のときは相対的に１クロック分
の時間遅れをもつ信号Ｃｐ２が選択され、その論理出力
ＳｓがＯ′″のときは相対的な時間遅れのない信号Ｃｐ
ｌが選択されて、フリップフロップＦＦのリセット人力
Ｒに与えられる。

セット／リセット型フリップ７０ツグＦＦは、セット端
子Ｒ，リセット端子Ｒ，セット出力Ｑを有し、デジタル
入力データＤｉｎの転送りロックφｐによっ℃リセット
される一方、一致検出回路３からの一数棟出出力信号Ｃ
ｐ１またはＣｐ２によってセット／リセットされる。そ
して、このフリップフロップＦＦのセット出力Ｑから、
上記デジタル入力データＤｉｒｔ　によってパルス幅変
調されたパルス出力Ｐｏｕｔが得られるようになつ℃い
る。このパルス出力Ｐｏｕｔは、例えば菖１図中に示す
ように、抵抗Ｒ１とコンデンサＣｔとからなる平滑回路
４によって平滑され、この平滑された直流電圧Ｖｏｕ１
がＶＴＲのドラムモータＭの制御電圧として使用される
６、 次に、上述１−だＰ　Ｗλ、１回路の動作圧ついて説明
する。

第２図は、第１図に示１−だ実施例のＰＷＭ回路におい
て、そのデジタル入力データＤｉｎの各位ごとの出力波
形を示す。この場合、理解を容易にするため、デジタル
入力データＤｉｒｉは“ｏｏｏｏ″から”ｌｌ’ｌ。１
′″までの値（０〜・１５）をとる４ビツトの長さとｌ
−ている。

第２図において、先ず、パＡ・ス幅変調の動作周期Ｔは
４つの周期Ｔ　／　４　ｉｃ分割゛される。そし、て、
各分割周期Ｔ／４ごとにそれぞれ、４分の１の時間に分
割さ盪１４たパルス幅の粗調パルスｐ１が出力される。

各粗調パルスｐ１のバＡ／ス幅ばそれぞれ、デジタ刀・
入力データＤｉｎ　の値を４で割ったときの商に対応さ
せられている。ン欠に、デジタル入力データＤｉｎＯ値
を４で割ったときの余りに対応する数の粗調パルスｐ１
の後にそれぞれ、、１クロック分のパルス幅←をもつ微
調パルスｐ２が選択的に接続される。図中のｗ（’ＪＬ
パルス幅の基本単位であって、１クロック周期に＠白す
る。

ここで、デジタル人カデ・−夕Ｄｉｒｉの上位桁ビット
データ（ｄ３．ｄ４．ｄ５）の値は、上述した４つの粗
調パルスｐ１の各パルス幅を一律に定める。また、その
下位桁ビットデータ（ｄＯ，ｄｉ。

ｄ２）の値は、上記粗調パルスｐＩＫ１つずつ選択的に
接続される微調パルスｐ２の数を定める。

これにより、各動作周期Ｔごとに発せられる工ないし複
数のパルスｐ　１　＊　ｐ　２の各パルス幅の合計すな
わち実効パルス＠Ｔｗ（Ｏｗ≦Ｔｗ≦１５Ｗ）が、デジ
タル入力データＤｉｎの各位′″ｏｏｏｏ″から’１１
１１″にそれぞれ対応するようになっている。

以上のようにして、パルス出力Ｐｏｕｔのパルスを複数
のパルスに分散させることにより、そのパルス出力Ｐｏ
ｕｔの周波数成分を高めることができる。そして、これ
によって、パルス幅変調の精度を高めることができる一
方、そのパルス出力Ｐｏｕｔをパルス幅Ｔｗの大きさに
応じた直流電圧Ｖｏｕｔに平滑するためのコンデンサＣ
ｔの容量を小さくすることができるよ５になる。

さらに、上述した変調動作において、上記微調パルスｐ
２は、前記遅延手段５による遅延動作によって形成され
る。従って、その微調パルスｐ２は、第２図中に示すよ
うに、必ず粗調パルスｐ１の後に連続して接続する。こ
れにより、上記デジタル入力データＤｉｎのデータ値が
特定の値を遷移する付近、例えばそのデータ値が−００
１１”と＠０１００”の間、’０１１１″と”１０００
”の間、’１０１１”と１１１００”の間を移り換わる
ときでも、そのときの位相の変化は部分的であって、出
力パルス全体の位相が一斉に変化するというような過渡
状態は生じない。これにより、デジタル入力データＤｉ
ｎの値によって生じる不規則なゆらぎが生じ難くなって
、例えばそのパルス出力Ｐｏｕｔの平滑出力でもってＶ
ＴＲのドラムモータの回転制御を行った場合には、その
モータの回転を安定化させて良好な再生画像が得られる
ようになる。

〔効果〕

（１）パルス幅変調されたパルス出力を、複数に分散さ
れた粗調パルスと、この粗調パルスに選択的に接続され
る微調パルスとによって編成するとともに、その微調パ
ルスの接続位置を粗調パルスの後に置くことにより、デ
ジタル入力データによってパルス幅変調されたパルス出
力中の周波数成分を高（するとともに、そのパルス出力
中に不規則な位相変化によるゆらぎが生じないよう圧す
ることができる、という効果が得られる。

以上本発明者によってなされた発明を実施例く基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記論理手段
３１と一致検出回路３はＲＯＭなどで構成されるデコー
ダによって一緒に構成することができる。

〔利用分野〕

以上、本発明者によってなされた発明をその背景となっ
た利用分野であるモータ制御用のＤ−Ａ変換技術に適用
した場合について説明したが、それに限定されるもので
はなく、例えばデジタル・オーディオ信号のアナログ化
技術などにも適用できる。

【図面の簡単な説明】

第１図はこの発明によるパルス幅変調回路の一実施例を
示す回路図、 第２図は第１図に示した回路の動作例を示す図、第３図
（荀、［有］）は基本的なパルス幅変調回路の構成例お
よび動作例を示す図、 第４図は従来の高精度型パルス幅変調回路の動作例を示
す図である。 １・・・ラッチ回路、２・・・カウンタ、３・・・−数
棟出手段（−数棟出回路）、３１・・・論理手段、ＦＦ
・・・セット／リセット型フリップフロップ、５・・・
遅延手段、６・・・信号選択回路、４・・・平滑回路。

Claims (1)

1. 【特許請求の範囲】 １、一定周期のクロックを計数するカウンタを備え、こ
   のカウンタがデジタル入力データ値を計数する時間によ
   って出力パルスの幅を規定するパルス幅変調回路であっ
   て、複数ビットの２進コードで表されるデジタル入力デ
   ータと同じビット長を有する２進カウンタと、このカウ
   ンタの下位桁ビットデータと上記デジタル入力データの
   上位桁ビットデータとの一致を検出する一致検出手段と
   を備え、この一致検出手段の検出出力信号によって出力
   パルスの幅を規定させるとともに、上記一致検出手段の
   検出出力信号を１クロック分だけ遅延させる遅延手段と
   、上記２進カウンタの上位桁ビットデータと上記デジタ
   ル入力データの下位桁ビットデータとを各ビットごとに
   比較していずれかのビット桁における一致の有無を検出
   する論理手段とを備え、この論理手段の論理出力状態に
   よって上記遅延手段による遅延状態を制御させることに
   より、上記出力パルス幅の長さを１クロック分だけ可変
   させるようにしたことを特徴とするパルス幅変調回路。 ２、上記論理手段は、上記カウンタの上位桁ビットデー
   タと上記デジタル入力データの下位桁ビットデータとの
   間にて各ビット桁ごとの論理積をとる複数の論理積ゲー
   トと、この複数の論理積ゲートの各論理積出力の総論理
   和をとる論理和ゲートとからなることを特徴とする特許
   請求の範囲第１項記載のパルス幅変調回路。