JP3036869B2 - Ａｄ変換回路 - Google Patents
Ａｄ変換回路Info
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Description
【０００１】
【産業上の利用分野】本発明はアナログ入力信号をディ
ジタル信号に変換して出力する逐次比較方式のＡＤ変換
回路に関する。
ジタル信号に変換して出力する逐次比較方式のＡＤ変換
回路に関する。
【０００２】
【従来の技術】図３は従来の逐次比較方式のＡＤ変換回
路を示す回路図である。アナログ入力端子１に入力され
たアナログ入力信号は、アナログスイッチ２を介して、
コンデンサ５、インバータ６及びアナログスイッチ３か
らなる比較回路に与えられる。この比較回路において
は、インバータ６及びスイッチ３が並列接続されてい
る。アナログスイッチ２，３は、いずれも反転変換開始
信号ＣＯＮＶB により開閉動作するようになっている。
路を示す回路図である。アナログ入力端子１に入力され
たアナログ入力信号は、アナログスイッチ２を介して、
コンデンサ５、インバータ６及びアナログスイッチ３か
らなる比較回路に与えられる。この比較回路において
は、インバータ６及びスイッチ３が並列接続されてい
る。アナログスイッチ２，３は、いずれも反転変換開始
信号ＣＯＮＶB により開閉動作するようになっている。
【０００３】このコンデンサ５、スイッチ３及びインバ
ータ６からなる比較回路には、アナログスイッチ４を介
して、ＤＡ変換回路７の出力も与えられるようになって
いる。このＤＡ変換回路７には、電源８から比較用電圧
Ｖref が与えられる。なお、アナログスイッチ４は変換
開始信号ＣＯＮＶにより開閉動作するようになってい
る。
ータ６からなる比較回路には、アナログスイッチ４を介
して、ＤＡ変換回路７の出力も与えられるようになって
いる。このＤＡ変換回路７には、電源８から比較用電圧
Ｖref が与えられる。なお、アナログスイッチ４は変換
開始信号ＣＯＮＶにより開閉動作するようになってい
る。
【０００４】レジスタ９は、例えば４ビットＡＤ変換回
路の場合は４個のフリップフロップ回路９ａ，９ｂ，９
ｃ，９ｄにより構成されている。前記比較回路の出力は
このレジスタ９のフリップフロップ回路９ａ，９ｂ，９
ｃ，９ｄの各データ入力端子Ｄ0 ，Ｄ1 ，Ｄ2 ，Ｄ3 に
与えられる。また、フリップフロップ回路９ａ，９ｂ，
９ｃ，９ｄの各出力端子Ｑ0 ，Ｑ1 ，Ｑ2 ，Ｑ3 から出
力された信号は、いずれもＤＡ変換回路７の入力端に与
えられる。更に、フリップフロップ回路９ａ，９ｂ，９
ｃの各リセット端子Ｒは夫々ＡＮＤゲート１４，１３，
１２の出力端に接続されており、フリップフロップ回路
９ａ，９ｂ，９ｃの各セット入力端子Ｓ及びフリップフ
ロップ回路９ｄのリセット入力端子Ｒには反転変換開始
信号ＣＯＮＶB が与えられる。更にまた、フリップフロ
ップ回路９ａ，９ｂ，９ｃ，９ｄの各クロック入力端子
ＣＫは、夫々ＡＮＤゲート１８，１７，１６，１５の出
力端に接続されている。
路の場合は４個のフリップフロップ回路９ａ，９ｂ，９
ｃ，９ｄにより構成されている。前記比較回路の出力は
このレジスタ９のフリップフロップ回路９ａ，９ｂ，９
ｃ，９ｄの各データ入力端子Ｄ0 ，Ｄ1 ，Ｄ2 ，Ｄ3 に
与えられる。また、フリップフロップ回路９ａ，９ｂ，
９ｃ，９ｄの各出力端子Ｑ0 ，Ｑ1 ，Ｑ2 ，Ｑ3 から出
力された信号は、いずれもＤＡ変換回路７の入力端に与
えられる。更に、フリップフロップ回路９ａ，９ｂ，９
ｃの各リセット端子Ｒは夫々ＡＮＤゲート１４，１３，
１２の出力端に接続されており、フリップフロップ回路
９ａ，９ｂ，９ｃの各セット入力端子Ｓ及びフリップフ
ロップ回路９ｄのリセット入力端子Ｒには反転変換開始
信号ＣＯＮＶB が与えられる。更にまた、フリップフロ
ップ回路９ａ，９ｂ，９ｃ，９ｄの各クロック入力端子
ＣＫは、夫々ＡＮＤゲート１８，１７，１６，１５の出
力端に接続されている。
【０００５】これらのＡＮＤゲート１２乃至１８は、デ
コーダ１０及びカウンタ１１と共にタイミング発生回路
を構成している。つまり、カウンタ１１のクロック入力
端子ＣＬＫに入力されたクロックφは端子ＣＴ0 ，ＣＴ
1 を介してデコーダ１０に伝達され、デコーダ１０の出
力端子Ｔ0 乃至Ｔ3 からは各ビットの変換サイクル期間
を決定するタイミング信号が出力される。ＡＮＤゲート
１２乃至１４には、夫々端子Ｔ1 乃至Ｔ3 からタイミン
グ信号が与えられると共に、反転クロックφB が与えら
れる。また、ＡＮＤゲート１５乃至１８には、夫々端子
Ｔ0 乃至Ｔ3 からタイミング信号が与えられると共に、
クロックφが与えられる。
コーダ１０及びカウンタ１１と共にタイミング発生回路
を構成している。つまり、カウンタ１１のクロック入力
端子ＣＬＫに入力されたクロックφは端子ＣＴ0 ，ＣＴ
1 を介してデコーダ１０に伝達され、デコーダ１０の出
力端子Ｔ0 乃至Ｔ3 からは各ビットの変換サイクル期間
を決定するタイミング信号が出力される。ＡＮＤゲート
１２乃至１４には、夫々端子Ｔ1 乃至Ｔ3 からタイミン
グ信号が与えられると共に、反転クロックφB が与えら
れる。また、ＡＮＤゲート１５乃至１８には、夫々端子
Ｔ0 乃至Ｔ3 からタイミング信号が与えられると共に、
クロックφが与えられる。
【０００６】次に、このように構成されたＡＤ変換回路
の動作について説明する。
の動作について説明する。
【０００７】図４は、上述のＡＤ変換回路の動作を示す
タイミングチャート図である。変換開始信号ＣＯＮＶが
“Ｈ”になる前は、アナログスイッチ２，３がオン状
態、アナログスイッチ４がオフ状態である。また、イン
バータ６の電源電圧はＶref であり、このインバータ入
力電圧ＶX はＶB ＝（１／２）×Ｖref にバイアスされ
ているとする。更に、コンデンサ５の容量値をＣとし、
このコンデンサ５にはＣ×（Ｖin−ＶB ）の電荷が蓄積
されているとする。
タイミングチャート図である。変換開始信号ＣＯＮＶが
“Ｈ”になる前は、アナログスイッチ２，３がオン状
態、アナログスイッチ４がオフ状態である。また、イン
バータ６の電源電圧はＶref であり、このインバータ入
力電圧ＶX はＶB ＝（１／２）×Ｖref にバイアスされ
ているとする。更に、コンデンサ５の容量値をＣとし、
このコンデンサ５にはＣ×（Ｖin−ＶB ）の電荷が蓄積
されているとする。
【０００８】ＤＡ変換回路７は、レジスタ９の値に応じ
て、下記数式１に示す電圧を発生する。
て、下記数式１に示す電圧を発生する。
【０００９】
【数１】Ｖr ＝［｛２×（２3 ×Ｑ3 ＋２2 ×Ｑ2 ＋２
×Ｑ1 ＋Ｑ0 ）＋１｝／２5 ］×Ｖref 変換開始以前は、信号ＣＯＮＶB が“Ｈ”であり、レジ
スタ９は（０１１１）、即ち最上位ビットが０、他のビ
ットが１に設定されてる。従って、最上位ビットを決定
する場合のＤＡ変換回路７の出力Ｖr は、Ｖr ＝（１／
２）×Ｖref である。
×Ｑ1 ＋Ｑ0 ）＋１｝／２5 ］×Ｖref 変換開始以前は、信号ＣＯＮＶB が“Ｈ”であり、レジ
スタ９は（０１１１）、即ち最上位ビットが０、他のビ
ットが１に設定されてる。従って、最上位ビットを決定
する場合のＤＡ変換回路７の出力Ｖr は、Ｖr ＝（１／
２）×Ｖref である。
【００１０】最上位ビットの変換を行なう期間Ｔ0 （即
ち、最上位ビット変換サイクル期間）においては、信号
ＣＯＮＶが“Ｈ”であるので、アナログスイッチ２，３
がオフになり、アナログスイッチ４がオンになる。この
ため、比較回路の入力部分においては、下記数式２に示
す関係が成立する。
ち、最上位ビット変換サイクル期間）においては、信号
ＣＯＮＶが“Ｈ”であるので、アナログスイッチ２，３
がオフになり、アナログスイッチ４がオンになる。この
ため、比較回路の入力部分においては、下記数式２に示
す関係が成立する。
【００１１】
【数２】Ｃ×（Ｖin−ＶB ）＝Ｃ×（Ｖr −ＶX ） この数式２より、ＶX ＝ＶB ＋（Ｖr −Ｖin）となる。
ここで、インバータ６のゲインをＡとすると、−Ａ（Ｖ
r −Ｖin）の出力変化がインバータ６の出力に現われ、
インバータ６の出力がレジスタ９にディジタル値として
格納される。
ここで、インバータ６のゲインをＡとすると、−Ａ（Ｖ
r −Ｖin）の出力変化がインバータ６の出力に現われ、
インバータ６の出力がレジスタ９にディジタル値として
格納される。
【００１２】一方、カウンタ１１、デコーダ１０及びＡ
ＮＤゲート１２乃至１８から構成されるタイミング発生
回路は、ディジタル値への逐次比較動作及び比較結果を
レジスタ９に格納するタイミングを発生する。つまり、
端子Ｔ0 乃至Ｔ3 を順次“Ｈ”にする。
ＮＤゲート１２乃至１８から構成されるタイミング発生
回路は、ディジタル値への逐次比較動作及び比較結果を
レジスタ９に格納するタイミングを発生する。つまり、
端子Ｔ0 乃至Ｔ3 を順次“Ｈ”にする。
【００１３】
【課題を解決するための手段】本発明に係るＡＤ変換回
路は、アナログ入力信号を所定の電圧と逐次比較し、そ
の比較結果に基づいて最上位ビットから最下位ビットに
向けて各ビットの値を順次決定する４ビット以上のＡＤ
変換回路において、前記最上位ビットの変換サイクル期
間を他のビットの変換サイクル期間に比して長く設定す
る機能と、前記最下位ビットの変換サイクル期間を他の
ビットの変換サイクル期間に比して短く設定する機能
と、前記最上位ビット及び前記最下位ビットを除く他の
全ビットの変換サイクル期間を一定とする機能とを有す
る変換サイクル期間制御手段を備えたことを特徴とす
る。
路は、アナログ入力信号を所定の電圧と逐次比較し、そ
の比較結果に基づいて最上位ビットから最下位ビットに
向けて各ビットの値を順次決定する４ビット以上のＡＤ
変換回路において、前記最上位ビットの変換サイクル期
間を他のビットの変換サイクル期間に比して長く設定す
る機能と、前記最下位ビットの変換サイクル期間を他の
ビットの変換サイクル期間に比して短く設定する機能
と、前記最上位ビット及び前記最下位ビットを除く他の
全ビットの変換サイクル期間を一定とする機能とを有す
る変換サイクル期間制御手段を備えたことを特徴とす
る。
【００１４】
【発明が解決しようとする課題】しかしながら、従来の
ＡＤ変換回路においては、逐次比較の最初の期間Ｔ0 に
おけるアナログスイッチの抵抗値及びコンデンサ５の容
量ＣがＡＤ変換速度の上限を決定する要因になっている
ため、半導体チップにＡＤ変換回路を形成する場合に、
抵抗及びコンデンサのバラツキ等によりＡＤ変換速度が
低下するという問題点がある。
ＡＤ変換回路においては、逐次比較の最初の期間Ｔ0 に
おけるアナログスイッチの抵抗値及びコンデンサ５の容
量ＣがＡＤ変換速度の上限を決定する要因になっている
ため、半導体チップにＡＤ変換回路を形成する場合に、
抵抗及びコンデンサのバラツキ等によりＡＤ変換速度が
低下するという問題点がある。
【００１５】図５にアナログスイッチを構成するトラン
ジスタの回路図を示し、図６にそのソース電圧−オン抵
抗特性を示す。この図６から明らかなように、アナログ
スイッチの抵抗分は、入力であるソース電圧がゲート電
圧ＶG （＝Ｖref ）の１／２付近のときが最も高い。こ
れは、半導体基板領域とソース電極との間の空乏層領域
が増大し、アナログスイッチの抵抗分が最大値Ｒ1 にな
ってスイッチとしての導通性が悪化するためである。従
って、電圧（１／２）×Ｖref との比較を行なう期間Ｔ
0 においては、期間Ｔ0 に比べて時定数ｔを十分小さく
して、期間Ｔ1 以降にＡＤ変換の誤差が生じないように
する必要がある。例えば、コンデンサ５の容量値を設定
する場合に、Ｃ2 よりもＣ1 というように、コンデンサ
５の容量値は小さく設定することが好ましい。
ジスタの回路図を示し、図６にそのソース電圧−オン抵
抗特性を示す。この図６から明らかなように、アナログ
スイッチの抵抗分は、入力であるソース電圧がゲート電
圧ＶG （＝Ｖref ）の１／２付近のときが最も高い。こ
れは、半導体基板領域とソース電極との間の空乏層領域
が増大し、アナログスイッチの抵抗分が最大値Ｒ1 にな
ってスイッチとしての導通性が悪化するためである。従
って、電圧（１／２）×Ｖref との比較を行なう期間Ｔ
0 においては、期間Ｔ0 に比べて時定数ｔを十分小さく
して、期間Ｔ1 以降にＡＤ変換の誤差が生じないように
する必要がある。例えば、コンデンサ５の容量値を設定
する場合に、Ｃ2 よりもＣ1 というように、コンデンサ
５の容量値は小さく設定することが好ましい。
【００１６】しかし、コンデンサ５の容量値を小さく設
定すると、時定数ｔが小さくなって高速なＡＤ変換動作
が可能になる反面、コンデンサ５に発生する若干のリー
ク電流及び隣接配線とのカップリングに起因して、ＡＤ
変換の精度が劣化してしまうという問題点が生じる。
定すると、時定数ｔが小さくなって高速なＡＤ変換動作
が可能になる反面、コンデンサ５に発生する若干のリー
ク電流及び隣接配線とのカップリングに起因して、ＡＤ
変換の精度が劣化してしまうという問題点が生じる。
【００１７】本発明はかかる問題点に鑑みてなされたも
のであって、ＡＤ変換速度が速く、且つ、変換精度が高
いＡＤ変換回路を提供することを目的とする。
のであって、ＡＤ変換速度が速く、且つ、変換精度が高
いＡＤ変換回路を提供することを目的とする。
【００１８】
【課題を解決するための手段】本発明に係るＡＤ変換回
路は、アナログ入力信号を所定の電圧と逐次比較し、そ
の比較結果に基づいて最上位ビットから最下位ビットに
向けて各ビットの値を順次決定するＡＤ変換回路におい
て、前記最上位ビットの変換サイクル期間を他のビット
の変換サイクル期間に比して長く設定する変換サイクル
期間制御手段を有し、この変換サイクル期間制御手段
は、分周回路とカウンタ回路を組み合わせた回路により
基準クロック信号を制御することによって変換サイクル
期間を変更するものであることを特徴とする。
路は、アナログ入力信号を所定の電圧と逐次比較し、そ
の比較結果に基づいて最上位ビットから最下位ビットに
向けて各ビットの値を順次決定するＡＤ変換回路におい
て、前記最上位ビットの変換サイクル期間を他のビット
の変換サイクル期間に比して長く設定する変換サイクル
期間制御手段を有し、この変換サイクル期間制御手段
は、分周回路とカウンタ回路を組み合わせた回路により
基準クロック信号を制御することによって変換サイクル
期間を変更するものであることを特徴とする。
【００１９】
【作用】本発明においては、変換サイクル期間制御手段
が設けられており、この変換サイクル期間制御手段は最
上位ビットの変換サイクル期間を他のビットの変換サイ
クル期間に比して長く設定する。従って、例えば比較回
路の入力側に設けるコンデンサの容量値を大きく設定し
ても、変換回路の時定数に比して変換サイクル期間が長
い場合はＡＤ変換時の誤差は小さくなる。また、変換サ
イクル期間を長くするのは誤差が最も発生しやすい最上
位ビットの変換サイクル期間のみであり、他のビットの
変換サイクル期間はこれに比して短いため、変換速度の
低減を抑制できる。
が設けられており、この変換サイクル期間制御手段は最
上位ビットの変換サイクル期間を他のビットの変換サイ
クル期間に比して長く設定する。従って、例えば比較回
路の入力側に設けるコンデンサの容量値を大きく設定し
ても、変換回路の時定数に比して変換サイクル期間が長
い場合はＡＤ変換時の誤差は小さくなる。また、変換サ
イクル期間を長くするのは誤差が最も発生しやすい最上
位ビットの変換サイクル期間のみであり、他のビットの
変換サイクル期間はこれに比して短いため、変換速度の
低減を抑制できる。
【００２０】この場合に、前記変換サイクル期間制御手
段により、変換誤差が最も発生しにくい最下位ビットの
変換サイクル期間を他のビットの変換サイクル期間に比
して短く設定すると、誤差を抑制したまま動作速度を向
上させることができる。従って、最下位ビットの変換サ
イクル期間は他のビットの変換サイクル期間に比して短
く設定することが好ましい。
段により、変換誤差が最も発生しにくい最下位ビットの
変換サイクル期間を他のビットの変換サイクル期間に比
して短く設定すると、誤差を抑制したまま動作速度を向
上させることができる。従って、最下位ビットの変換サ
イクル期間は他のビットの変換サイクル期間に比して短
く設定することが好ましい。
【００２１】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００２２】図１は本発明の実施例に係るＡＤ変換回路
を示す回路図である。本実施例が従来と異なる点は変換
サイクル期間制御手段として、カウンタ２８，２９及び
デコーダ１０，３０等が設けられていることにあり、そ
の他の構成は基本的には従来と同様であるので、第１図
において第３図と同一物には同一符号を付してその詳し
い説明は省略する。
を示す回路図である。本実施例が従来と異なる点は変換
サイクル期間制御手段として、カウンタ２８，２９及び
デコーダ１０，３０等が設けられていることにあり、そ
の他の構成は基本的には従来と同様であるので、第１図
において第３図と同一物には同一符号を付してその詳し
い説明は省略する。
【００２３】クロックφの１／２の周期で変化するクロ
ック２φは、カウンタ２９のクロック端子ＣＬＫに与え
られる。カウンタ２９はクロック２φを分周し、クロッ
ク２φの２分周出力を端子ＣＴ10から出力すると共に、
４分周出力を端子ＣＴ11から出力し、８分周出力を端子
ＣＴ12から出力する。この４分周出力及び８分周出力は
デコーダ３０の入力端子Ｉ0 ，Ｉ1 に与えられる。この
デコーダ３０の出力端子Ｔ10，Ｔ11，Ｔ12，Ｔ13から
は、クロック２φの周期の２倍の期間“Ｈ”である信号
が出力される。
ック２φは、カウンタ２９のクロック端子ＣＬＫに与え
られる。カウンタ２９はクロック２φを分周し、クロッ
ク２φの２分周出力を端子ＣＴ10から出力すると共に、
４分周出力を端子ＣＴ11から出力し、８分周出力を端子
ＣＴ12から出力する。この４分周出力及び８分周出力は
デコーダ３０の入力端子Ｉ0 ，Ｉ1 に与えられる。この
デコーダ３０の出力端子Ｔ10，Ｔ11，Ｔ12，Ｔ13から
は、クロック２φの周期の２倍の期間“Ｈ”である信号
が出力される。
【００２４】ＮＡＮＤゲート２６はカウンタ２９の端子
ＣＴ10及びデコーダ３０の端子Ｔ10から信号を入力す
る。ＡＮＤゲート２７はこのＮＡＮＤゲート２６の出力
及びクロック２φを入力し、信号ＣＬＫを出力する。こ
の信号ＣＬＫはカウンタ２８に入力される。カウンタ２
８は、この信号ＣＬＫの４分周出力を端子ＣＴ1 から出
力すると共に、８分周出力を端子ＣＴ2 から出力する。
この４分周出力及び８分周出力はデコーダ１０の入力端
子Ｉ0 ，Ｉ1 に入力される。デコーダ１０の出力端子Ｔ
0 からはクロック２φの２．５倍の幅の信号が出力さ
れ、端子Ｔ1 ，Ｔ2 からはクロック２φの２倍の幅の信
号が出力され、端子Ｔ3 からはクロック２φの周期に等
しい幅の信号が出力される。
ＣＴ10及びデコーダ３０の端子Ｔ10から信号を入力す
る。ＡＮＤゲート２７はこのＮＡＮＤゲート２６の出力
及びクロック２φを入力し、信号ＣＬＫを出力する。こ
の信号ＣＬＫはカウンタ２８に入力される。カウンタ２
８は、この信号ＣＬＫの４分周出力を端子ＣＴ1 から出
力すると共に、８分周出力を端子ＣＴ2 から出力する。
この４分周出力及び８分周出力はデコーダ１０の入力端
子Ｉ0 ，Ｉ1 に入力される。デコーダ１０の出力端子Ｔ
0 からはクロック２φの２．５倍の幅の信号が出力さ
れ、端子Ｔ1 ，Ｔ2 からはクロック２φの２倍の幅の信
号が出力され、端子Ｔ3 からはクロック２φの周期に等
しい幅の信号が出力される。
【００２５】レジスタ９を構成する４個のフリップフロ
ップ回路９ａ，９ｂ，９ｃ，９ｄの各データ入力端子Ｄ
には、従来と同様にコンデンサ５、スイッチ３及びイン
バータ６からなる比較回路の出力が与えられる。また、
フリップフロップ回路９ａ，９ｂ，９ｃの各リセット入
力端子Ｒには、夫々ＡＮＤゲート２１，２０，１９の出
力が与えられる。ＡＮＤゲート１９の入力端はデコーダ
１０の出力端子Ｔ1 及びカウンタ２９の端子ＣＴ10に接
続されており、ＡＮＤゲート２０の入力端はデコーダ１
０の端子Ｔ2 及びカウンタ２９の端子ＣＴ10に接続され
ている。そして、ＡＮＤゲート２１の入力端にはデコー
ダ１０の端子Ｔ3 から信号が与えられると共にＡＮＤゲ
ート２７の出力を反転した信号ＣＬＫB が与えられる。
ップ回路９ａ，９ｂ，９ｃ，９ｄの各データ入力端子Ｄ
には、従来と同様にコンデンサ５、スイッチ３及びイン
バータ６からなる比較回路の出力が与えられる。また、
フリップフロップ回路９ａ，９ｂ，９ｃの各リセット入
力端子Ｒには、夫々ＡＮＤゲート２１，２０，１９の出
力が与えられる。ＡＮＤゲート１９の入力端はデコーダ
１０の出力端子Ｔ1 及びカウンタ２９の端子ＣＴ10に接
続されており、ＡＮＤゲート２０の入力端はデコーダ１
０の端子Ｔ2 及びカウンタ２９の端子ＣＴ10に接続され
ている。そして、ＡＮＤゲート２１の入力端にはデコー
ダ１０の端子Ｔ3 から信号が与えられると共にＡＮＤゲ
ート２７の出力を反転した信号ＣＬＫB が与えられる。
【００２６】また、フリップフロップ回路９ａ，９ｂ，
９ｃ，９ｄの各クロック入力端子ＣＫには、夫々ＡＮＤ
ゲート２５，２４，２３，２２の出力が与えられる。こ
のＡＮＤゲート２５にはデコーダ１０の端子Ｔ3 の出力
及びＡＮＤゲート２７の出力ＣＬＫが与えられ、ＡＮＤ
ゲート２４にはデコーダ１０の端子Ｔ2 の出力及びカウ
ンタ２９の端子ＣＴ10から出力された信号の反転信号Ｃ
Ｔ10B が与えられる。更に、ＡＮＤゲート２３にはデコ
ーダ１０の端子Ｔ1 の出力及び前記反転信号ＣＴ10B が
与えられ、ＡＮＤゲート２２にはデコーダ１０の端子Ｔ
0 の出力、信号ＣＴ10B 及びデコーダ３０の端子Ｔ11の
出力が与えられる。
９ｃ，９ｄの各クロック入力端子ＣＫには、夫々ＡＮＤ
ゲート２５，２４，２３，２２の出力が与えられる。こ
のＡＮＤゲート２５にはデコーダ１０の端子Ｔ3 の出力
及びＡＮＤゲート２７の出力ＣＬＫが与えられ、ＡＮＤ
ゲート２４にはデコーダ１０の端子Ｔ2 の出力及びカウ
ンタ２９の端子ＣＴ10から出力された信号の反転信号Ｃ
Ｔ10B が与えられる。更に、ＡＮＤゲート２３にはデコ
ーダ１０の端子Ｔ1 の出力及び前記反転信号ＣＴ10B が
与えられ、ＡＮＤゲート２２にはデコーダ１０の端子Ｔ
0 の出力、信号ＣＴ10B 及びデコーダ３０の端子Ｔ11の
出力が与えられる。
【００２７】図２は本実施例に係るＡＤ変換回路の動作
を示すタイミングチャート図である。
を示すタイミングチャート図である。
【００２８】デコーダ１０，３０、カウンタ２８，２
９、ＡＮＤゲート１９乃至２５，２７及びＮＡＮＤゲー
ト２６により、各変換サイクル期間の長さが決定され
る。本実施例においては、期間Ｔ0 は期間Ｔ1 ，Ｔ2 の
１．５倍に設定され、期間Ｔ3 は期間Ｔ1 ，Ｔ2 の１／
２に設定される。
９、ＡＮＤゲート１９乃至２５，２７及びＮＡＮＤゲー
ト２６により、各変換サイクル期間の長さが決定され
る。本実施例においては、期間Ｔ0 は期間Ｔ1 ，Ｔ2 の
１．５倍に設定され、期間Ｔ3 は期間Ｔ1 ，Ｔ2 の１／
２に設定される。
【００２９】ＡＮＤゲート１９，２０，２１は、期間Ｔ
0 ，Ｔ1 ，Ｔ2 及びＴ3 の前半においてレジスタ９の各
ビットを所定の値に設定する。これにより、ＤＡ変換回
路７の出力は所定の電圧に設定される。一方、ＡＮＤゲ
ート２２，２３，２４，２５は、夫々期間Ｔ0 ，Ｔ1 ，
Ｔ2 及びＴ3 の後半においてコンデンサ５、アナログス
イッチ３及びインバータ６からなる比較回路の比較結果
をレジスタ９の各ビットに格納するクロック信号を発生
する。
0 ，Ｔ1 ，Ｔ2 及びＴ3 の前半においてレジスタ９の各
ビットを所定の値に設定する。これにより、ＤＡ変換回
路７の出力は所定の電圧に設定される。一方、ＡＮＤゲ
ート２２，２３，２４，２５は、夫々期間Ｔ0 ，Ｔ1 ，
Ｔ2 及びＴ3 の後半においてコンデンサ５、アナログス
イッチ３及びインバータ６からなる比較回路の比較結果
をレジスタ９の各ビットに格納するクロック信号を発生
する。
【００３０】この場合に、アナログ入力信号と電圧（１
／２）×Ｖrefとの比較動作を行なう最上位ビット変換
サイクル期間Ｔ0 は、期間Ｔ1 ，Ｔ2 の１．５倍と長く
設定されるため、コンデンサ５の容量値Ｃ2 が大きく時
定数がＣ2 Ｒ1 と大きくても、期間Ｔ0 の後半にはイン
バータ６の入力電圧ＶX は定常電圧に移行している。従
って、ＡＤ変換の誤差を抑制することができ、ＡＤ変換
速度の規格に対するマージンが十分に確保される。
／２）×Ｖrefとの比較動作を行なう最上位ビット変換
サイクル期間Ｔ0 は、期間Ｔ1 ，Ｔ2 の１．５倍と長く
設定されるため、コンデンサ５の容量値Ｃ2 が大きく時
定数がＣ2 Ｒ1 と大きくても、期間Ｔ0 の後半にはイン
バータ６の入力電圧ＶX は定常電圧に移行している。従
って、ＡＤ変換の誤差を抑制することができ、ＡＤ変換
速度の規格に対するマージンが十分に確保される。
【００３１】また、最下位ビット変換サイクル期間Ｔ3
は、期間Ｔ1 ，Ｔ2 の１／２と短く設定されているが、
この最下位ビットを決定する期間Ｔ3 においては、コン
デンサ５における電荷の変化量が少ないため、この短い
時間内でインバータ６の入力電圧ＶX は十分に安定す
る。これにより、変換速度の向上が達成できる。
は、期間Ｔ1 ，Ｔ2 の１／２と短く設定されているが、
この最下位ビットを決定する期間Ｔ3 においては、コン
デンサ５における電荷の変化量が少ないため、この短い
時間内でインバータ６の入力電圧ＶX は十分に安定す
る。これにより、変換速度の向上が達成できる。
【００３２】
【発明の効果】以上説明したように本発明によれば、変
換サイクル期間制御手段を備えており、この変換サイク
ル期間制御手段が最上位ビットの変換サイクル期間を他
のビットの変換サイクル期間に比して長く設定するか
ら、本発明に係るＡＤ変換回路はアナログスイッチの抵
抗分及び比較回路の容量値のバラツキ等によるＡＤ変換
速度の低下を抑制しつつ、高精度でＡＤ変換を実施する
ことができる。
換サイクル期間制御手段を備えており、この変換サイク
ル期間制御手段が最上位ビットの変換サイクル期間を他
のビットの変換サイクル期間に比して長く設定するか
ら、本発明に係るＡＤ変換回路はアナログスイッチの抵
抗分及び比較回路の容量値のバラツキ等によるＡＤ変換
速度の低下を抑制しつつ、高精度でＡＤ変換を実施する
ことができる。
【図１】本発明の実施例に係るＡＤ変換回路を示す回路
図である。
図である。
【図２】本発明の実施例に係るＡＤ変換回路の動作を示
すタイミングチャート図である。
すタイミングチャート図である。
【図３】従来のＡＤ変換回路を示す回路図である。
【図４】従来のＡＤ変換回路の動作を示すタイミングチ
ャート図である。
ャート図である。
【図５】アナログスイッチを構成するトランジスタ示す
回路図である。
回路図である。
【図６】アナログスイッチを構成するトランジスタのソ
ース電圧−オン抵抗特性を示すグラフ図である。
ース電圧−オン抵抗特性を示すグラフ図である。
２，３，４；アナログスイッチ ７；ＤＡ変換回路 ９；レジスタ １０，３０；デコーダ １１，２８，２９；カウンタ
フロントページの続き (56)参考文献 特開 昭61−98022（ＪＰ，Ａ) 特開 昭55−91233（ＪＰ，Ａ) 特開 昭56−44225（ＪＰ，Ａ) 特開 昭57−99026（ＪＰ，Ａ) 特開 昭59−207731（ＪＰ，Ａ) 特開 昭62−120724（ＪＰ，Ａ) 特開 昭48−90457（ＪＰ，Ａ) 特開 昭50−159661（ＪＰ，Ａ) 特開 昭57−5427（ＪＰ，Ａ) 特開 昭61−214820（ＪＰ，Ａ) 実開 昭56−56243（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88
Claims (1)
- 【請求項１】アナログ入力信号を所定の電圧と逐次比較
し、その比較結果に基づいて最上位ビットから最下位ビ
ットに向けて各ビットの値を順次決定する４ビット以上
のＡＤ変換回路において、前記最上位ビットの変換サイ
クル期間を他のビットの変換サイクル期間に比して長く
設定する機能と、前記最下位ビットの変換サイクル期間
を他のビットの変換サイクル期間に比して短く設定する
機能と、前記最上位ビット及び前記最下位ビットを除く
他の全ビットの変換サイクル期間を一定とする機能とを
有する変換サイクル期間制御手段を備えたことを特徴と
するＡＤ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3057988A JP3036869B2 (ja) | 1991-02-27 | 1991-02-27 | Ａｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3057988A JP3036869B2 (ja) | 1991-02-27 | 1991-02-27 | Ａｄ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04271617A JPH04271617A (ja) | 1992-09-28 |
| JP3036869B2 true JP3036869B2 (ja) | 2000-04-24 |
Family
ID=13071393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3057988A Expired - Fee Related JP3036869B2 (ja) | 1991-02-27 | 1991-02-27 | Ａｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3036869B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4011377B2 (ja) | 2002-03-22 | 2007-11-21 | 株式会社ルネサステクノロジ | Ａ／ｄ変換回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5591233A (en) * | 1978-12-28 | 1980-07-10 | Fujitsu Ltd | Successive comparison type a/d converter |
| JPS5644225A (en) * | 1979-09-19 | 1981-04-23 | Matsushita Electric Ind Co Ltd | Analogue digital converter |
| JPS6198022A (ja) * | 1984-10-19 | 1986-05-16 | Matsushita Electric Ind Co Ltd | 遂次比較方式アナログデイジタル変換装置 |
-
1991
- 1991-02-27 JP JP3057988A patent/JP3036869B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04271617A (ja) | 1992-09-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980811 |
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