JPS63204813A - 周波数２倍器 - Google Patents

周波数２倍器

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JPS63204813A
JPS63204813A JP62281934A JP28193487A JPS63204813A JP S63204813 A JPS63204813 A JP S63204813A JP 62281934 A JP62281934 A JP 62281934A JP 28193487 A JP28193487 A JP 28193487A JP S63204813 A JPS63204813 A JP S63204813A
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JP
Japan
Prior art keywords
signal
clock signal
frequency doubler
input
frequency
Prior art date
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Pending
Application number
JP62281934A
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English (en)
Inventor
サイモン・ジェイ・スカーツカン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Microsemi Semiconductor ULC
Original Assignee
Mitel Corp
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Filing date
Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/00006—Changing the frequency
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/017—Adjustment of width or dutycycle of pulses

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、一般的にデジタルタイミング回路に関し、更
に詳述すれば、大力クロック信号を受けて、入力周波数
の２倍の出力信号を発生し、かつ、５０％のデユーティ
サイクルを有する周波数２倍器に関するものである。
クロック信号の周波数２倍化は、事象の初期化、例えば
、クロック信号パルスの中央点での更新等に対してコン
ピュータシステム等で利用される。
例えば、う２ンダム・アクセス・メモリ（ＲＡ　Ｍ）内
のメモリセル等は、すべて単１の遠隔クロックサイクル
内で、しばしば、プリチャージされ、読み取られ、再チ
ャージされ、ついで、書き込まれる事が要求される。こ
の様な手順は、この技術分野では、読み取り、修正及び
書き込み操作として知られている。したがって、２倍周
波数クロック信号レベルでの遷移と同時に、プリチャー
ジ、読み取り、再チャージ、及び書き込み作業を開始す
る為に、周波数２倍りロック信号の発生が要求される。
かくして、発生された２倍周波数クロック信号は、主ク
ロツク信号の立ち上り及び立ち下り遷移と同時に立ち上
りレベル遷移と、主クロツク信号の各半サイクルの中央
点と同時の立ち下り遷移により特徴づけられる必要があ
る。
従来技術 先行技術によれば、周波数２倍化は、複数のインバータ
を“たてつなぎ”（ｃａｓｃａｄｉｎｇ）とし、最終の
“たてつなぎ”インバータの出力を排他的ＯＲゲートの
１つの入力端に接続することにより達成される。入力ク
ロック信号は、排他的ＯＲゲートの第２入力端と、“た
てつなぎ″インバータの入力端に加えられる。入力信号
クロック用周波数に関して、“たてつなぎ′インバータ
により発生する遅延を正確に指定することにより、第１
の排他的ＯＲゲートの入力端に加えられた信号は、１／
４サイクル（即ち、９０°の移相）だけ入力クロック信
号より遅延し、上述の様に、排他的ＯＲゲートに、適当
な２倍周波数出力クロツク信号を発生させる。
上述の従来技術による周波数２倍器の基本的な欠点は、
インバータを構成する部品が典型的に、温度と電圧の両
方に敏感であるという点である。
したがって、“たてつなぎ”インバータによる時間の遅
延は、温度や供給電圧の変動に応じて予測不可能の状態
で変動する。そのため、排他的ＯＲゲートからの２倍周
波数クロック信号出力は、正と負の出力クロック信号遷
移が、入力クロック信号半サイクルの中央点と同時に起
こらない様に変動する傾向があるデユーティサイクルに
より特徴づけられている。この為、上述の読み取り、修
正、書き込み手順の操作に誤りを生じる可能性がある。
発明の目的 本発明は、上記従来の周波数２倍器の欠点を除去した新
規な周波数２倍器を掛供することをその目的とするもの
である。
発明の要旨 本発明によれば、入力クロック信号を受けて、所定量だ
け遅延させる為に、タップ接続の遅延線を形成する複数
の“たてつなぎ”インバータを設ける。複数の信号ゲー
トの第１の端子は、所定のインバータのそれぞれの出力
に接続される。信号ゲートの他の端子は共通に接続され
、更に、排他的ＯＲゲートの第１入力端に接続される。
排他的ＯＲゲートの第２入力端は、先に従来技術に関し
て述べた様に不遅延入力クロック信号を受ける。
排他的ＯＲゲートからの２倍周波数倍号のデユーティサ
イクルは、制御回路によりモニタされ、デユーティサイ
クルが５０％より大きい場合は、制御回路は、伝送ゲー
トの所定の１つを使用可能とする信号を発して遅延線の
遅延量を減じる。逆に、デユーティサイクルが５０％以
下の場合には、制御回路は、伝達ゲートの別の所定の１
つを使用可能とする信号を発して遅延量を増加し、出力
信号のデユーティサイクルを５０％に回復する。
出力信号遷移は、入力信号半サイクルの中央点に維持さ
れ、それによって、パルス巾とデユーティサイクルが予
測不可能な状態で変動する従来の周波数２倍器の不利な
点が克服される。
本発明にかかる回路では、比較器、デジタルカウンタ及
びデコーダと組み合わせて、安価で簡単な論理部品が利
用される。該回路は、直接的に、ＣＭＯＳ回路等の半導
体チップに有利に実施することができる。
大鬼鮨 以下、本発明の構成を、！実施例について、添付した図
面にしたがって説明する。
第１図は、本発明の！実施例にかかる周波数２倍器の概
略回路図で、第２図は、第１図の回路の作動を示すタイ
ミング波形図である。
第１図において、入力クロック信号ＣＬＫｒＮが、一連
の遅延エレメントＬＡ、　ＩＢ乃至８Ａ、８Ｂとして配
設された複数の“たてつなぎ”インバータに加えられる
。クロック信号は、遅延エレメントの各々により遅延さ
れ、複数の信号伝送ゲートの９乃至１６の所定の使用可
能のものを介して信号リード２０に加えられる。
リード２０は、第２入力端が入力クロック信号ＣＬＫＩ
Ｎを受ける様に接続された排他的ＯＲゲート２Ｉの第１
入力に接続される。排他的ＯＲゲート２１の出力は、出
力端子ＯＵＴに接続される。
排他的ＯＲゲート２１の出力は、又、インバータ２２を
介して、フリップフロップ２３のクロック入力（ＣＫ）
に接続される。入力クロック信号ＣＬＫＩＮは、フリッ
プフロップ２３のデータ入力（Ｄ）に加えられ、該フリ
ップフロップ２３は、排他的ＯＲゲート２＋の出力から
、そのＧＫ入力に加わるトリガ信号に応答して、そのＱ
出力から、ＣＬＫＩＮＤで示される入力クロック信号の
遅延、即ち、移相信号を発生する。司出力は、ＣＬＫＩ
ＮＤが示される遅延クロック信号の反転信号を発生する
。
ＣＬＫＩＮＤ信号は、第２入力端が入力クロック信号Ｃ
ＬＫＩＮを受ける様に接続されたＯＲゲート２４の第１
入力端に加えられる。ゲート２４は、ＭＯＳ）ランジス
タ２５のゲート入力に加えられるプリチャージ信号ＰＲ
Ｅを発生する。
入力クロック信号ＣＬＫｒＮは、更にインバータ２６を
介して反転され、第２入力端がＣＬＫ　ＩＮＤ信号を受
ける様に接続されたＡＮＤゲート２７の第１入力端に加
えられる。ゲート２７は、以下に更に詳述するトリガパ
ルスＣＰＧＫを発生する。
第２のＡＮＤゲート２８は、その第１入力端にＣＬＫＩ
Ｎ信号を受け、その第２入力端に反転遅延クロック信号
ＣＬＫＩＮＤを受けて、それに応答して、排他的ＯＲゲ
ート２１からの出力信号ＯＵＴの前半サイクルのパルス
中を表わす信号ＴＡを発生する。信号ＴＡは、第２Ｍ０
Ｓトランジスタ２９のゲート入力端に加えられる。
トランジスタ２５と２９は正の電圧源十Ｖとアースとの
間で直列に接続されている。トランジスタの接続点は、
比較器３０の非反転入力に加えられる信号ＩＮ、ＣＭＰ
Ａを有する。
追加のＡＮＤゲート３１は、その第１入力端にクロック
信号ＣＬＫＩＮを受け、第２入力端には遅延クロック信
号ＣＬＫＩＮＤを受け、排他的ＯＲゲート２１からの出
力信号の第２半サイクルのパルス中を示す信号ＴＢを更
に発生する。
ＯＲゲート２４からのＰＲＥ信号出力は、更に、別のＭ
ＯＳトランジスタ３２のゲート入力にも加えられ、叉、
ＡＮＤゲート３１からのＴＢ信号出力は、正の電圧源＋
Ｖとアース間でトランジスタ３２に直列に接続された、
更に、別のＭＯＳ）ランジスタ３３のゲート入力に加え
られる。トランジスタ３２と３３との接続点は、ＩＮ　
ＣＭＰＢにて示され、比較器３０の反転入力へ加えられ
る信号を有する。
比較器３０の出力は、ＣＭ　Ｐ　ＯＵ　Ｔとして示され
る信号を発生ずる。該信号ＣＭＰＯＵＴは、３ビツトの
デジタルカウンタ３４のアップ／ダウン制御入力端（Ｕ
Ｐ／ＤＮ）に加えられる。勿論、カウンタ３４は、３つ
の出力端のみを利用する４ビツト（又は、それ以上）の
カウンタであってもよい。
ＡＮＤゲート２７により発生するトリガパルスＣＰＣＫ
は、カウンタ３４のクロック入力（ＣＬ　Ｋ）に加えら
れる。カウンタ３４のＱＯ−Ｑ２出力は、３−ｔｏ−８
ビットデコーダ３５のＡ、Ｂ及びＣ制御入力端子に接続
され、使用可能信号ＤＩよりＤ８を発生し、かつ前述の
伝送ゲート９より１６の各々に加える。
かくして、作動中は、ＡＮＤゲート２７．２８及び３１
と関連してＯＲゲート２４は、入力クロック信号ＣＬＫ
ｒＮ、その補助信号ＣＬＫＩＮＳＣＬＫＩＮＤとして示
されるＣＬＫｒＮの遅延信号、及びその補助信号ＣＬＫ
ＩＮＤに関して指定論理操作を行うことに応答して、前
述のプリチャージ（ＰＲＥ）、トリガクロック（ＣＰＣ
Ｋ）、及びパルス中（ＴＡ及びＴＢ）制御信号を発生す
る。
第２図に関して、出力信号ＯＵＴの負の部分のパルス中
が正の部分のパルス中より長い場合は、ＡＮＤゲート３
１よりの発生ＴＢ倍信号出力は、ＡＮＤゲート２８から
の正のＴＡパルス出力より持続時間が長い（即ち、巾が
広い）正のパルスにより特徴づけられる。それ故、比較
器３０の反転入力は、トランジスタ３３を介して接地さ
れ、その非反転入力は、トランジスタ２１５を使用可能
とする様に正のＰＲＥパルスを発生するＮＯＲゲート２
４に応答して＋Ｖに接続されろ。その結果、比較器３０
は、カウンタ３４のアップ／ダウン入力に加えられる論
理ハイ信号ＣＭＰＯＵＴを発生する。論理ハイ信号ＣＭ
ＰＯＵＴとＣＰＣＫトリガパルスを受けると、カウンタ
３４はＱＯ−Ｑ２出力に加えられるカウント値を増加す
る。この３ビットのカウント値は、出力端子ＤＩよりＤ
８の所定の端子が、ゲート９より１６の所定のものを使
用可能とする為の信号を発生する様にデコーダ３５を介
してデコードされる。
かくして、例えば、も°し伝送ゲート１２が以前に使用
可能とされており、カウンタ３４からのデジタルカウン
ト値が増加すれば、デコーダ３５は、その出力端Ｄ５に
使用可能信号を発生し、ゲート１２のかわりに、伝送ゲ
ート１３の使用可能とし、それにより、排他的ＯＲゲー
ト２１の第１入力に加えられる入力クロック信号の遅延
を増加仕しめる。遅延の増加により、出力クロック信号
ＯＵＴの第１半サイクル持続の接続時間は、第２図に示
す様に増加される。
逆に、出力クロック信号の第１半サイクルが、第２半サ
イクルより長い場合、比較器３０は論理ロウＣＭＰＯＵ
Ｔ信号を発生し、カウント３４からのデジタルカウント
値を、ＣＰＣＫパルスの受信時に、減少せしめる。そこ
で、デコーダ３５は、減少３−ビットカウント値をデコ
ードし、ゲート１２のかわりに、ゲート１１を使用可能
として、排他的ＯＲゲート２１の第１入力端に加えられ
た入力クロック信号遅延を減少せしめる。遅延を減少す
ることにより、ＯＵＴ信号の第１半サイクルの持続時間
は減じられる。
したがって、“たてつなぎ”遅延エレメント（即ち、イ
ンバータ対ＩＡ、ＩＢより８Ａ、８Ｂ）により与えられ
る遅延時間に、温度又は電圧による変動がある場合、出
力信号（ＯＵＴ）のデユーティサイクルがモニタされ、
正しい遅延線タップが、上記の如き温度及び電圧変動に
かかわらず出力信号ＯＵＴの５０％デユーティサイクル
を維持する様に、使用可能とされる。
したがって、本発明は上記実施例に詳記した如き構成よ
りなり、所期の目的を達成し得るものである。
【図面の簡単な説明】
第１図は、本発明の１実施例にかかる周波数２倍器の概
略回路図で、第２図は、第１図の回路の作動を示すタイ
ミング波形図である。 ＋Ａ、ＩＢ乃至８Ａ、８Ｂ・・・たてつなぎインバータ
対、 ９乃至１２・・・信号伝送ゲート、 ２０・・・信号リード、　　２１・・・ゲート、２２・
・・インバータ、　　２３・・・フリップフロップ、２
４・・・ＯＲゲート、２５・・・ＭＯＳトランジスタ、
２６・・・インバータ、２７．２８・・・ＡＮＤゲート
、３０・・・比較器、　　３ト・・ＡＮＤゲート、３２
．３３・・・ＭＯＳトランジスタ、３４・・・カウンタ
、３５・・・デコーダ。

Claims (1)

  1. 【特許請求の範囲】 １）所定周波数の入力クロック信号を受け、該周波数の
    ２倍の周波数の出力信号を発生する周波数２倍器であっ
    て、 （ａ）上記入力クロック信号を受け、該入力クロック信
    号を所定量だけ遅延させる遅延線手段と、 （ｂ）上記入力クロック信号と、遅延入力クロック信号
    とをそれぞれ受ける第１と第２の入力端を有し、該入力
    信号に応答して、上記所定周波数の２倍の出力信号を発
    生する排他的ＯＲゲートと、 （ｃ）上記出力信号のデューティサイクルをモニタする
    と共に、該デューティサイクルが５０％以上の場合には
    、遅延線手段を調整して、上記所定遅延量を減じ、デュ
    ーティサイクルが５０％以下の場合には、遅延線手段を
    調整して上記所定遅延量を増加する制御手段とによって
    構成され、上記出力信号のデューティサイクルを５０％
    に維持することを特徴とする周波数２倍器。 ２）特許請求の範囲第１項に記載の周波数２倍器であっ
    て、前記遅延線手段を、複数の“たてつなぎ”（ｃａｓ
    ｃａｄｅｄ）遅延エレメントと、該エレメントの所定の
    エレメントの出力を、前記制御手段の制御の下で、排他
    的ＯＲゲートの第２の入力端に選択的に接続する手段と
    よりなるタップ接続遅延線としたことを特徴とする周波
    数２倍器。 ３）特許請求の範囲第２項に記載の周波数２倍器であっ
    て、前記遅延エレメントを、各々、１つ又は、それ以上
    の“たてつなぎ”インバータで構成すると共に、前記接
    続手段を、“たてつなぎ”インバータの各出力端と、排
    他的ＯＲゲートの第２入力端との間に接続され、その制
    御入力端を前記制御手段に接続した、１つ又はそれ以上
    のゲート回路より構成したことを特徴とする周波数２倍
    器。 ４）特許請求の範囲第３項に記載の周波数２倍器であっ
    て、前記制御手段を更に、 ａ）そのデータ入力端に入力クロック信号を受け、クロ
    ック入力端に出力信号を受けると共に、それに応答して
    、更に、遷延入力クロック信号を発生するフリップフロ
    ップ手段と、 ｂ）少なくとも該入力クロック信号と、更に、遅延入力
    クロック信号とを受け、それに応答して該出力信号の第
    １及び第２半サイクルの持続時間を示す第１及び第２の
    信号を発生する論理回路と、ｃ）該第１及び第２信号を
    受けて比較すると共に、第１半サイクルが、第２半サイ
    クルより小さい場合には、アップカウント信号を発生し
    、第１半サイクルが第２半サイクルより大きい場合には
    、ダウンカウント信号を発生する比較器と、ｄ）該アッ
    プカウント信号、又は、ダウンカウント信号のいずれか
    １つを受けて、それに応答して上方に、又は、下方にカ
    ウントし、それによって、デジタルカウント信号を発生
    するカウンタと、ｅ）該デジタルカウント信号を受けて
    解読し所定の解読イネーブル信号を発生してゲート回路
    の所定の１つに加え、それに応答して該所定のゲート回
    路を使用可能とするデコーダとにより構成したことを特
    徴とする周波数２倍器。 ５）特許請求の範囲第１項、第２項又は第３項に記載の
    周波数２倍器であって、前記制御手段を、更に、 ａ）前記出力信号の連続半サイクルの持続時間を計測し
    、第１半サイクルが、第２半サイクルより小さい場合に
    は、アップ制御信号を発生し、第１半サイクルが第２半
    サイクルよりも大きい場合には、ダウン制御信号を発生
    する手段と、ｂ）前記入力クロック信号の連続サイクル
    を受け、それに応答して一連のトリガパルスを発生する
    手段と、 ｃ）該トリガパルスと、アップ制御信号又はダウン制御
    信号のいずれか１つを受け、該パルスを上方又は下方に
    それぞれカウントし、それに応答してカウント信号を発
    生するカウント手段と、ｄ）該カウント信号を受けて解
    読し、遅延線手段を調整する制御信号を更に発生した、
    それぞれ、上方又は下方にカウントするカウント手段に
    応答して前記所定量の遅延を増減する手段とにより構成
    したことを特徴とする周波数２倍器。 ６）特許請求の範囲第２項、第３項又は第４項に記載の
    周波数２倍器であって、前記“たてつなぎ”遅延エレメ
    ントの最初の１つが約８０ｎｓｅｃ．の第１の遅延をも
    たらし、それに続く遅延エレメントが約２０ｎｓｅｃ．
    の連続的追加遅延をもたらし、該追加遅延により出力信
    号のデューティサイクルの微調整を容易にしたことを特
    徴とする周波数２倍器。 ７）特許請求の範囲第１項、第２項又は第３項に記載の
    周波数２倍器であって、該所定周波数を約１．５４ＭＨ
    ｚとし、出力信号周波数を約３．０８６ＭＨｚとしたこ
    とを特徴とする周波数２倍器。 ８）特許請求の範囲第４項に記載の周波数２倍器であっ
    て、該カウンタを３ビットアップ／ダウンカウンタとし
    、デコーダを、ゲート回路の８つの内１つを使用可能と
    する３−ｔｏ−８ビットデコーダとしたことを特徴とす
    る周波数２倍器。
JP62281934A 1986-11-07 1987-11-06 周波数２倍器 Pending JPS63204813A (ja)

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