JP2563712Y2 - 周波数２倍器 - Google Patents

Description

【考案の詳細な説明】 【０００１】 【産業上の利用分野】本考案は、一般的にデジタルタイ
ミング回路に関し、更に詳述すれば、入力クロック信号
を受けて、入力周波数の２倍の出力信号を発生し、か
つ、５０％のデューティサイクルを有する周波数２倍器
に関するものである。 【０００２】 【従来の技術】クロック信号の周波数２倍化は、事象の
初期化、例えば、クロック信号パルスの中央点での更新
等に対してコンピュータシステム等で利用される。例え
ば、ランダム・アクセス・メモリ(ＲＡＭ)内のメモリセ
ル等は、すべて単一の遠隔クロックサイクル内で、しば
しば、プリチャージされ、読み取られ、再チャージさ
れ、ついで、書き込まれる事が要求される。この様な手
順は、この技術分野では、読み取り、修正及び書き込み
操作として知られている。したがって、２倍周波数クロ
ック信号レベルでの遷移と同時に、プリチャージ、読み
取り、再チャージ、及び書き込み作業を開始する為に、
周波数２倍クロック信号の発生が要求される。かくし
て、発生された２倍周波数クロック信号は、主クロック
信号の立ち上り及び立ち下り遷移と同時に立ち上りレベ
ル遷移と、主クロック信号の各半サイクルの中央点と同
時の立ち下り遷移により特徴づけられる必要がある。 【０００３】先行技術によれば、周波数２倍化は、複数
のインバータを“たてつなぎ"(cascading)とし、最終の
“たてつなぎ"インバータの出力を排他的ＯＲゲートの
１つの入力端に接続することにより達成される。入力ク
ロック信号は、排他的ＯＲゲートの第２入力端と、“た
てつなぎ"インバータの入力端に加えられる。入力信号
クロック用周波数に関して、“たてつなぎ"インバータ
により発生する遅延を正確に指定することにより、第１
の排他的ＯＲゲートの入力端に加えられた信号は、１／
４サイクル(即ち、９０°の移相)だけ入力クロック信号
より遅延し、上述の様に、排他的ＯＲゲートに、適当な
２倍周波数出力クロック信号を発生させる。 【０００４】上述の従来技術による周波数２倍器の基本
的な欠点は、インバータを構成する部品が典型的に、温
度と電圧の両方に敏感であるという点である。したがっ
て、“たてつなぎ"インバータによる時間の遅延は、温
度や供給電圧の変動に応じて予測不可能の状態で変動す
る。そのため、排他的ＯＲゲートからの２倍周波数クロ
ック信号出力は、正と負の出力クロック信号遷移が、入
力クロック信号半サイクルの中央点と同時に起こらない
様に変動する傾向があるデューティサイクルにより特徴
づけられている。この為、上述の読み取り、修正、書き
込み手順の操作に誤りを生じる可能性がある。 【０００５】 【考案が解決しようとする課題】本考案は、上記従来の
周波数２倍器の欠点を除去した新規な周波数２倍器を提
供することをその目的とするものである。 【０００６】 【課題を解決するための手段】本考案によれば、入力ク
ロック信号を受けて、所定量だけ遅延させる為に、タッ
プ接続の遅延線を形成する複数の“たてつなぎ"インバ
ータを設ける。複数の信号ゲートの第１の端子は、所定
のインバータのそれぞれの出力に接続される。信号ゲー
トの他の端子は共通に接続され、更に、排他的ＯＲゲー
トの第１入力端に接続される。排他的ＯＲゲートの第２
入力端は、先に従来技術に関して述べた様に不遅延入力
クロック信号を受ける。 【０００７】 【作用】排他的ＯＲゲートからの２倍周波数信号のデュ
ーティサイクルは、制御回路によりモニタされ、デュー
ティサイクルが５０％より大きい場合は、制御回路は、
伝送ゲートの所定の１つを使用可能とする信号を発して
遅延線の遅延量を減じる。逆に、デューティサイクルが
５０％以下の場合には、制御回路は、伝達ゲートの別の
所定の１つを使用可能とする信号を発して遅延量を増加
し、出力信号のデューティサイクルを５０％に回復す
る。出力信号遷移は、入力信号半サイクルの中央点に維
持され、それによって、パルス巾とデューティサイクル
が予測不可能な状態で変動する従来の周波数２倍器の不
利な点が克服される。 【０００８】本考案にかかる回路では、比較器、デジタ
ルカウンタ及びデコーダと組み合わせて、安価で簡単な
論理部品が利用される。該回路は、直接的に、ＣＭＯＳ
回路等の半導体チップに有利に実施することができる。 【０００９】 【実施例】以下、本考案の構成を、１実施例について、
添付した図面にしたがって説明する。第１図は、本考案
の１実施例にかかる周波数２倍器の概略回路図で、第２
図は、第１図の回路の作動を示すタイミング波形図であ
る。 【００１０】第１図において、入力クロック信号ＣＬＫ
ＩＮが、一連の遅延エレメント１Ａ,１Ｂ乃至８Ａ,８Ｂ
として配設された複数の“たてつなぎ"インバータに加
えられる。クロック信号は、遅延エレメントの各々によ
り遅延され、複数の信号伝送ゲートの９乃至１６の所定
の使用可能のものを介して信号リード２０に加えられ
る。 【００１１】リード２０は、第２入力端が入力クロック
信号ＣＬＫＩＮを受ける様に接続された排他的ＯＲゲー
ト２１の第１入力に接続される。排他的ＯＲゲート２１
の出力は、出力端子ＯＵＴに接続される。 【００１２】排他的ＯＲゲート２１の出力は、又、イン
バータ２２を介して、フリップフロップ２３のクロック
入力(ＣＫ)に接続される。入力クロック信号ＣＬＫＩＮ
は、フリップフロップ２３のデータ入力(Ｄ)に加えら
れ、該フリップフロップ２３は、排他的ＯＲゲート２１
の出力から、そのＣＫ入力に加わるトリガ信号に応答し
て、そのＱ出力から、ＣＬＫＩＮＤで示される入力クロ
ック信号の遅延、即ち、移相信号を発生する。非Ｑ（Ｑ
にオーバーバーを引いたものを言う）出力は、非ＣＬＫ
ＩＮＤ（ＣＬＫＩＮＤにオーバーバーを引いたものを言
う）が示される遅延クロック信号の反転信号を発生す
る。 【００１３】ＣＬＫＩＮＤ信号は、第２入力端が入力ク
ロック信号ＣＬＫＩＮを受ける様に接続されたＯＲゲー
ト２４の第１入力端に加えられる。ゲート２４は、ＭＯ
Ｓトランジスタ２５のゲート入力に加えられるプリチャ
ージ信号ＰＲＥを発生する。 【００１４】入力クロック信号ＣＬＫＩＮは、更にイン
バータ２６を介して反転され、第２入力端がＣＬＫＩＮ
Ｄ信号を受ける様に接続されたＡＮＤゲート２７の第１
入力端に加えられる。ゲート２７は、以下に更に詳述す
るトリガパルスＣＰＣＫを発生する。 【００１５】第２のＡＮＤゲート２８は、その第１入力
端にＣＬＫＩＮ信号を受け、その第２入力端に反転遅延
クロック信号非ＣＬＫＩＮＤを受けて、それに応答し
て、排他的ＯＲゲート２１からの出力信号ＯＵＴの前半
サイクルのパルス巾を表わす信号ＴＡを発生する。信号
ＴＡは、第２ＭＯＳトランジスタ２９のゲート入力端に
加えられる。 【００１６】トランジスタ２５と２９は正の電圧源＋Ｖ
とアースとの間で直列に接続されている。トランジスタ
の接続点は、比較器３０の非反転入力に加えられる信号
ＩＮＣＭＰＡを有する。追加のＡＮＤゲート３１は、そ
の第１入力端にクロック信号ＣＬＫＩＮを受け、第２入
力端には遅延クロック信号ＣＬＫＩＮＤを受け、排他的
ＯＲゲート２１からの出力信号の第２半サイクルのパル
ス巾を示す信号ＴＢを更に発生する。 【００１７】ＯＲゲート２４からのＰＲＥ信号出力は、
更に、別のＭＯＳトランジスタ３２のゲート入力にも加
えられ、又、ＡＮＤゲート３１からのＴＢ信号出力は、
正の電圧源＋Ｖとアース間でトランジスタ３２に直列に
接続された、更に、別のＭＯＳトランジスタ３３のゲー
ト入力に加えられる。トランジスタ３２と３３との接続
点は、ＩＮ ＣＭＰＢにて示され、比較器３０の反転入
力へ加えられる信号を有する。 【００１８】比較器３０の出力は、ＣＭＰＯＵＴとして
示される信号を発生する。該信号ＣＭＰＯＵＴは、３ビ
ットのデジタルカウンタ３４のアップ／ダウン制御入力
端(ＵＰ／ＤＮ)に加えられる。勿論、カウンタ３４は、
３つの出力端のみを利用する４ビット(又は、それ以上)
のカウンタであってもよい。ＡＮＤゲート２７により発
生するトリガパルスＣＰＣＫは、カウンタ３４のクロッ
ク入力(ＣＬＫ)に加えられる。カウンタ３４のＱ０−Ｑ
２出力は、３−to−８ビットデコーダ３５のＡ,Ｂ及び
Ｃ制御入力端子に接続され、イネーブル信号Ｄ１よりＤ
８を発生し、かつ前述の伝送ゲート９より１６の各々に
加える。 【００１９】かくして、作動中は、ＡＮＤゲート２７,
２８及び３１と関連してＯＲゲート２４は、入力クロッ
ク信号ＣＬＫＩＮ、その補助信号非ＣＬＫＩＮ（ＣＬＫ
ＩＮにオーバーバーを引いたものを言う）、ＣＬＫＩＮ
Ｄとして示されるＣＬＫＩＮの遅延信号、及びその補助
信号非ＣＬＫＩＮＤに関して指定論理操作を行うことに
応答して、前述のプリチャージ(ＰＲＥ)、トリガクロッ
ク(ＣＰＣＫ)、及びパルス巾(ＴＡ及びＴＢ)制御信号を
発生する。 【００２０】第２図に関して、出力信号ＯＵＴの負の部
分のパルス巾が正の部分のパルス巾より長い場合は、Ａ
ＮＤゲート３１よりの発生ＴＢ信号の出力は、ＡＮＤゲ
ート２８からの正のＴＡパルス出力より持続時間が長い
(即ち、巾が広い)正のパルスにより特徴づけられる。そ
れ故、比較器３０の反転入力は、トランジスタ３３を介
して接地され、その非反転入力は、正のＰＲＥパルスを
発生するＯＲゲート２４により使用可能とされたトラン
ジスタ２５を介して＋Ｖに接続される。その結果、比較
器３０は、カウンタ３４のアップ／ダウン入力に加えら
れる論理ハイ信号ＣＭＰＯＵＴを発生する。比較器３０
において比較が行なわれるのは、図２において“（ＣＯ
ＭＰ）”と示された時間である。論理ハイ信号ＣＭＰＯ
ＵＴとＣＰＣＫトリガパルスを受けると、カウンタ３４
はＱ０−Ｑ２出力に加えられるカンウト値を増加する。
この３ビットのカンウト値は、出力端子Ｄ１よりＤ８の
所定の端子が、ゲート９より１６の所定のものを使用可
能とする為の信号を発生する様にデコーダ３５を介して
デコードされる。 【００２１】かくして、例えば、もし伝送ゲート１２が
以前に使用可能とされており、カウンタ３４からのデジ
タルカウント値が増加すれば、デコーダ３５は、その出
力端Ｄ５にイネーブル信号を発生し、ゲート１２のかわ
りに、伝送ゲート１３の使用可能とし、それにより、排
他的ＯＲゲート２１の第１入力に加えられる入力クロッ
ク信号の遅延を増加せしめる。遅延の増加により、出力
クロック信号ＯＵＴの第１半サイクル持続の接続時間
は、第２図に示す様に増加される。 【００２２】逆に、出力クロック信号の第１半サイクル
が、第２半サイクルより長い場合、比較器３０は論理ロ
ウＣＭＰＯＵＴ信号を発生し、カウンタ３４からのデジ
タルカウント値を、ＣＰＣＫパルスの受信時に、減少せ
しめる。そこで、デコーダ３５は、減少３−ビットカン
ウト値をデコードし、ゲート１２のかわりに、ゲート１
１をイネーブルとして、排他的ＯＲゲート２１の第１入
力端に加えられた入力クロック信号遅延を減少せしめ
る。遅延を減少することにより、ＯＵＴ信号の第１半サ
イクルの持続時間は減じられる。 【００２３】したがって、“たてつなぎ"遅延エレメン
ト(即ち、インバータ対１Ａ,１Ｂより８Ａ,８Ｂ)により
与えられる遅延時間に、温度又は電圧による変動がある
場合、出力信号(ＯＵＴ)のデューティサイクルがモニタ
され、正しい遅延線タップが、上記の如き温度及び電圧
変動にかかわらず出力信号ＯＵＴの５０％デューティサ
イクルを維持する様に、使用可能とされる。 【００２４】 【考案の効果】したがって、本考案は上記実施例に詳記
した如き構成よりなり、所期の目的を達成し得るもので
ある。

【図面の簡単な説明】 【図１】 本考案の１実施例にかかる周波数２倍器の概
略回路図である。 【図２】 第１図の回路の作動を示すタイミング波形図
である。 【符号の説明】 １Ａ,１Ｂ乃至８Ａ,８Ｂ たてつなぎインバータ対 ９乃至１２ 信号伝送ゲート ２０ 信号リード ２１ ゲート ２２ インバータ ２３ フリップフロップ ２４ ＯＲゲート ２４ ＭＯＳトランジスタ ２６ インバータ ２７,２８ ＡＮＤゲート ３０ 比較器 ３１ ＡＮＤゲート ３２,３３ ＭＯＳトランジスタ ３４ カウンタ ３５ デコーダ

Claims (1)

1. (57)【実用新案登録請求の範囲】 １．所定周波数の入力クロック信号を受け、該周波数の
   ２倍の周波数の出力信号を発生する周波数２倍器であっ
   て、 (a) 前記入力クロック信号を受け、該入力クロック信号
   を複数のゲート回路のうち選定されたゲート回路から所
   定量だけ遅延された遅延入力クロック信号を出力する遅
   延線手段と、 (b) 前記入力クロック信号と、遅延入力クロック信号と
   をそれぞれ受ける第１と第２の入力端を有し、該入力信
   号に応答して、前記所定周波数の２倍の出力信号を発生
   する排他的ＯＲゲートと、 (c) 前記出力信号のデューティサイクルをモニタすると
   共に、該デューティサイクルが５０％以上の場合には、
   遅延線手段を調整して、前記所定遅延量を減じ、デュー
   ティサイクルが５０％以下の場合には、遅延線手段を調
   整して前記所定遅延量を増加する制御手段とによって構
   成され、該制御手段を、 (c１) データ入力端に入力クロック信号を受けると共
   に、クロック入力端に出力信号を受けて、これらの信号
   に応答して、遅延入力クロック信号を発生するフリップ
   フロップ手段と、 (c２) 少なくとも前記入力クロック信号と、遅延入力ク
   ロック信号を受けて、前記入力クロック信号の第１の半
   サイクル期間において、出力信号の第１及び第２の半サ
   イクルの持続時間を示す第１及び第２の信号を発生する
   論理回路と、 (c３) 前記入力クロック信号の第２の半サイクル期間に
   おいて、該論理回路の第１及び第２の信号を受けてこれ
   らの信号を比較して、第１半サイクルが第２半サイクル
   より小さい場合には、アップカウント信号を発生する一
   方、第１半サイクルが第２半サイクルより大きい場合に
   は、ダウンカウント信号を発生する比較器と、 (c４) 該比較器のアップカウント信号、又は、ダウンカ
   ウント信号のいずれか１つを受けて上方に、又は、下方
   にカウントして、デジタルカウント信号を発生するカウ
   ンタと、 (c５) 該カウンタのデジタルカウント信号を受けて解読
   し、所定の解読イネーブル信号を発生して所定のゲート
   回路を選定し、該選定されたゲート回路を使用可能にす
   るデコーダとにより構成し、前記出力信号のデューティ
   サイクルを５０％に維持することを特徴とする周波数２
   倍器。 ２．前記遅延線手段を、複数の“たてつなぎ"(cascade
   d)遅延エレメントと、該エレメントの所定のエレメント
   の出力を、前記制御手段の制御の下で、排他的ＯＲゲー
   トの第２の入力端に選択的に接続する手段とよりなるタ
   ップ接続遅延線としたことを特徴とする請求項１記載の
   周波数２倍器。 ３．前記遅延エレメントを、各々、１つ又は、それ以上
   の“たてつなぎ"インバータで構成すると共に、前記接
   続手段を、“たてつなぎ"インバータの各出力端と、排
   他的ＯＲゲートの第２入力端との間に接続され、その制
   御入力端を前記制御手段に接続した、１つ又はそれ以上
   のゲート回路より構成したことを特徴とする請求項２記
   載の周波数２倍器。 ４．前記“たてつなぎ"遅延エレメントの最初の１つが
   約８０nsec．の第１の遅延をもたらし、それに続く遅延
   エレメントが約２０nsec．の連続的追加遅延をもたら
   し、該追加遅延により出力信号のデューティサイクルの
   微調整を容易にしたことを特徴とする請求項３記載の周
   波数２倍器。 ５．前記該所定周波数を約１．５４ＭＨzとし、出力信
   号周波数を約３．０８６ＭＨzとしたことを特徴とする
   請求項１記載の周波数２倍器。 ６．前記該カウンタを３ビットアップ／ダウンカウンタ
   とし、デコーダを、ゲート回路の８つの内１つを使用可
   能とする３−to−８ビットデコーダとしたことを特徴と
   する請求項１記載の周波数２倍器。