JPH04128429U - 周波数２倍器 - Google Patents

周波数２倍器

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JPH04128429U
JPH04128429U JP1991044878U JP4487891U JPH04128429U JP H04128429 U JPH04128429 U JP H04128429U JP 1991044878 U JP1991044878 U JP 1991044878U JP 4487891 U JP4487891 U JP 4487891U JP H04128429 U JPH04128429 U JP H04128429U
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    • H03K3/01—Details
    • H03K3/017—Adjustment of width or dutycycle of pulses

Abstract

(57)【要約】 【目的】 所定周波数の入力クロック信号を受け、該周
波数の２倍の周波数の出力信号を発生する周波数２倍器
の、上記出力信号のデューティサイクルを５０％に維持
することを図る。 【構成】 上記出力信号のデューティサイクルをモニタ
すると共に、該デューティサイクルが５０％以上の場合
には、遅延線手段を調整して、上記所定遅延量を減じ、
デューティサイクルが５０％以下の場合には、遅延線手
段を調整して、上記所定遅延量を増加させる如き制御手
段を備える。

Description

【考案の詳細な説明】
【０００１】
【産業上の利用分野】
本考案は、一般的にデジタルタイミング回路に関し、更に詳述すれば、入力ク ロック信号を受けて、入力周波数の２倍の出力信号を発生し、かつ、５０％のデ ューティサイクルを有する周波数２倍器に関するものである。
【０００２】
【従来の技術】
クロック信号の周波数２倍化は、事象の初期化、例えば、クロック信号パルス の中央点での更新等に対してコンピュータシステム等で利用される。例えば、ラ ンダム・アクセス・メモリ(ＲＡＭ)内のメモリセル等は、すべて単一の遠隔クロ ックサイクル内で、しばしば、プリチャージされ、読み取られ、再チャージされ 、ついで、書き込まれる事が要求される。この様な手順は、この技術分野では、 読み取り、修正及び書き込み操作として知られている。したがって、２倍周波数 クロック信号レベルでの遷移と同時に、プリチャージ、読み取り、再チャージ、 及び書き込み作業を開始する為に、周波数２倍クロック信号の発生が要求される 。かくして、発生された２倍周波数クロック信号は、主クロック信号の立ち上り 及び立ち下り遷移と同時に立ち上りレベル遷移と、主クロック信号の各半サイク ルの中央点と同時の立ち下り遷移により特徴づけられる必要がある。
【０００３】 先行技術によれば、周波数２倍化は、複数のインバータを“たてつなぎ"(casc ading)とし、最終の“たてつなぎ"インバータの出力を排他的ＯＲゲートの１つ の入力端に接続することにより達成される。入力クロック信号は、排他的ＯＲゲ ートの第２入力端と、“たてつなぎ"インバータの入力端に加えられる。入力信 号クロック用周波数に関して、“たてつなぎ"インバータにより発生する遅延を 正確に指定することにより、第１の排他的ＯＲゲートの入力端に加えられた信号 は、１／４サイクル(即ち、９０°の移相)だけ入力クロック信号より遅延し、上 述の様に、排他的ＯＲゲートに、適当な２倍周波数出力クロック信号を発生させ る。
【０００４】 上述の従来技術による周波数２倍器の基本的な欠点は、インバータを構成する 部品が典型的に、温度と電圧の両方に敏感であるという点である。したがって、 “たてつなぎ"インバータによる時間の遅延は、温度や供給電圧の変動に応じて 予測不可能の状態で変動する。そのため、排他的ＯＲゲートからの２倍周波数ク ロック信号出力は、正と負の出力クロック信号遷移が、入力クロック信号半サイ クルの中央点と同時に起こらない様に変動する傾向があるデューティサイクルに より特徴づけられている。この為、上述の読み取り、修正、書き込み手順の操作 に誤りを生じる可能性がある。
【０００５】
【考案が解決しようとする課題】
本考案は、上記従来の周波数２倍器の欠点を除去した新規な周波数２倍器を提 供することをその目的とするものである。
【０００６】
【課題を解決するための手段】
本考案によれば、入力クロック信号を受けて、所定量だけ遅延させる為に、タ ップ接続の遅延線を形成する複数の“たてつなぎ"インバータを設ける。複数の 信号ゲートの第１の端子は、所定のインバータのそれぞれの出力に接続される。 信号ゲートの他の端子は共通に接続され、更に、排他的ＯＲゲートの第１入力端 に接続される。排他的ＯＲゲートの第２入力端は、先に従来技術に関して述べた 様に不遅延入力クロック信号を受ける。
【０００７】
【作用】
排他的ＯＲゲートからの２倍周波数信号のデューティサイクルは、制御回路に よりモニタされ、デューティサイクルが５０％より大きい場合は、制御回路は、 伝送ゲートの所定の１つを使用可能とする信号を発して遅延線の遅延量を減じる 。逆に、デューティサイクルが５０％以下の場合には、制御回路は、伝達ゲート の別の所定の１つを使用可能とする信号を発して遅延量を増加し、出力信号のデ ューティサイクルを５０％に回復する。出力信号遷移は、入力信号半サイクルの 中央点に維持され、それによって、パルス巾とデューティサイクルが予測不可能 な状態で変動する従来の周波数２倍器の不利な点が克服される。
【０００８】 本考案にかかる回路では、比較器、デジタルカウンタ及びデコーダと組み合わ せて、安価で簡単な論理部品が利用される。該回路は、直接的に、ＣＭＯＳ回路 等の半導体チップに有利に実施することができる。
【０００９】
【実施例】
以下、本考案の構成を、１実施例について、添付した図面にしたがって説明す る。第１図は、本考案の１実施例にかかる周波数２倍器の概略回路図で、第２図 は、第１図の回路の作動を示すタイミング波形図である。
【００１０】 第１図において、入力クロック信号ＣＬＫＩＮが、一連の遅延エレメント１Ａ ,１Ｂ乃至８Ａ,８Ｂとして配設された複数の“たてつなぎ"インバータに加えら れる。クロック信号は、遅延エレメントの各々により遅延され、複数の信号伝送 ゲートの９乃至１６の所定の使用可能のものを介して信号リード２０に加えられ る。
【００１１】 リード２０は、第２入力端が入力クロック信号ＣＬＫＩＮを受ける様に接続さ れた排他的ＯＲゲート２１の第１入力に接続される。排他的ＯＲゲート２１の出 力は、出力端子ＯＵＴに接続される。
【００１２】 排他的ＯＲゲート２１の出力は、又、インバータ２２を介して、フリップフロ ップ２３のクロック入力(ＣＫ)に接続される。入力クロック信号ＣＬＫＩＮは、 フリップフロップ２３のデータ入力(Ｄ)に加えられ、該フリップフロップ２３は 、排他的ＯＲゲート２１の出力から、そのＣＫ入力に加わるトリガ信号に応答し て、そのＱ出力から、ＣＬＫＩＮＤで示される入力クロック信号の遅延、即ち、 移相信号を発生する。非Ｑ（Ｑにオーバーバーを引いたものを言う）出力は 、非ＣＬＫＩＮＤ（ＣＬＫＩＮＤにオーバーバーを引いたものを言う）が示され る遅延クロック信号の反転信号を発生する。
【００１３】 ＣＬＫＩＮＤ信号は、第２入力端が入力クロック信号ＣＬＫＩＮを受ける様に 接続されたＯＲゲート２４の第１入力端に加えられる。ゲート２４は、ＭＯＳト ランジスタ２５のゲート入力に加えられるプリチャージ信号ＰＲＥを発生する。
【００１４】 入力クロック信号ＣＬＫＩＮは、更にインバータ２６を介して反転され、第２ 入力端がＣＬＫＩＮＤ信号を受ける様に接続されたＡＮＤゲート２７の第１入力 端に加えられる。ゲート２７は、以下に更に詳述するトリガパルスＣＰＣＫを発 生する。
【００１５】 第２のＡＮＤゲート２８は、その第１入力端にＣＬＫＩＮ信号を受け、その第 ２入力端に反転遅延クロック信号非ＣＬＫＩＮＤを受けて、それに応答して、排 他的ＯＲゲート２１からの出力信号ＯＵＴの前半サイクルのパルス巾を表わす信 号ＴＡを発生する。信号ＴＡは、第２ＭＯＳトランジスタ２９のゲート入力端に 加えられる。
【００１６】 トランジスタ２５と２９は正の電圧源＋Ｖとアースとの間で直列に接続されて いる。トランジスタの接続点は、比較器３０の非反転入力に加えられる信号ＩＮ ＣＭＰＡを有する。追加のＡＮＤゲート３１は、その第１入力端にクロック信号 ＣＬＫＩＮを受け、第２入力端には遅延クロック信号ＣＬＫＩＮＤを受け、排他 的ＯＲゲート２１からの出力信号の第２半サイクルのパルス巾を示す信号ＴＢを 更に発生する。
【００１７】 ＯＲゲート２４からのＰＲＥ信号出力は、更に、別のＭＯＳトランジスタ３２ のゲート入力にも加えられ、又、ＡＮＤゲート３１からのＴＢ信号出力は、正の 電圧源＋Ｖとアース間でトランジスタ３２に直列に接続された、更に、別のＭＯ Ｓトランジスタ３３のゲート入力に加えられる。トランジスタ３２と３３との接 続点は、ＩＮ ＣＭＰＢにて示され、比較器３０の反転入力へ加えられる信号を 有する。
【００１８】 比較器３０の出力は、ＣＭＰＯＵＴとして示される信号を発生する。該信号Ｃ ＭＰＯＵＴは、３ビットのデジタルカウンタ３４のアップ／ダウン制御入力端( ＵＰ／ＤＮ)に加えられる。勿論、カウンタ３４は、３つの出力端のみを利用す る４ビット(又は、それ以上)のカウンタであってもよい。ＡＮＤゲート２７によ り発生するトリガパルスＣＰＣＫは、カウンタ３４のクロック入力(ＣＬＫ)に加 えられる。カウンタ３４のＱ０−Ｑ２出力は、３−to−８ビットデコーダ３５の Ａ,Ｂ及びＣ制御入力端子に接続され、使用可能信号Ｄ１よりＤ８を発生し、か つ前述の伝送ゲート９より１６の各々に加える。
【００１９】 かくして、作動中は、ＡＮＤゲート２７,２８及び３１と関連してＯＲゲート ２４は、入力クロック信号ＣＬＫＩＮ、その補助信号非ＣＬＫＩＮ（ＣＬＫＩＮ にオーバーバーを引いたものを言う）、ＣＬＫＩＮＤとして示されるＣＬＫＩＮ の遅延信号、及びその補助信号非ＣＬＫＩＮＤに関して指定論理操作を行うこと に応答して、前述のプリチャージ(ＰＲＥ)、トリガクロック(ＣＰＣＫ)、及びパ ルス巾(ＴＡ及びＴＢ)制御信号を発生する。
【００２０】 第２図に関して、出力信号ＯＵＴの負の部分のパルス巾が正の部分のパルス巾 より長い場合は、ＡＮＤゲート３１よりの発生ＴＢ信号の出力は、ＡＮＤゲート ２８からの正のＴＡパルス出力より持続時間が長い(即ち、巾が広い)正のパルス により特徴づけられる。それ故、比較器３０の反転入力は、トランジスタ３３を 介して接地され、その非反転入力は、トランジスタ２１５を使用可能とする様に 正のＰＲＥパルスを発生するＮＯＲゲート２４に応答して＋Ｖに接続される。そ の結果、比較器３０は、カウンタ３４のアップ／ダウン入力に加えられる論理ハ イ信号ＣＭＰＯＵＴを発生する。論理ハイ信号ＣＭＰＯＵＴとＣＰＣＫトリガパ ルスを受けると、カウンタ３４はＱ０−Ｑ２出力に加えられるカンウト値を増加 する。この３ビットのカンウト値は、出力端子Ｄ１よりＤ８の所定の端子が、ゲ ート９より１６の所定のものを使用可能とする為の信号を発生する様にデコーダ ３５を介してデコードされる。
【００２１】 かくして、例えば、もし伝送ゲート１２が以前に使用可能とされており、カウ ンタ３４からのデジタルカウント値が増加すれば、デコーダ３５は、その出力端 Ｄ５に使用可能信号を発生し、ゲート１２のかわりに、伝送ゲート１３の使用可 能とし、それにより、排他的ＯＲゲート２１の第１入力に加えられる入力クロッ ク信号の遅延を増加せしめる。遅延の増加により、出力クロック信号ＯＵＴの第 １半サイクル持続の接続時間は、第２図に示す様に増加される。
【００２２】 逆に、出力クロック信号の第１半サイクルが、第２半サイクルより長い場合、 比較器３０は論理ロウＣＭＰＯＵＴ信号を発生し、カウンタ３４からのデジタル カウント値を、ＣＰＣＫパルスの受信時に、減少せしめる。そこで、デコーダ３ ５は、減少３−ビットカンウト値をデコードし、ゲート１２のかわりに、ゲート １１を使用可能として、排他的ＯＲゲート２１の第１入力端に加えられた入力ク ロック信号遅延を減少せしめる。遅延を減少することにより、ＯＵＴ信号の第１ 半サイクルの持続時間は減じられる。
【００２３】 したがって、“たてつなぎ"遅延エレメント(即ち、インバータ対１Ａ,１Ｂよ り８Ａ,８Ｂ)により与えられる遅延時間に、温度又は電圧による変動がある場合 、出力信号(ＯＵＴ)のデューティサイクルがモニタされ、正しい遅延線タップが 、上記の如き温度及び電圧変動にかかわらず出力信号ＯＵＴの５０％デューティ サイクルを維持する様に、使用可能とされる。
【００２４】
【考案の効果】
したがって、本考案は上記実施例に詳記した如き構成よりなり、所期の目的を 達成し得るものである。
【図面の簡単な説明】
【図１】 本考案の１実施例にかかる周波数２倍器の概
略回路図である。
【図２】 第１図の回路の作動を示すタイミング波形図
である。
【符号の説明】
１Ａ,１Ｂ乃至８Ａ,８Ｂ たてつなぎインバータ対 ９乃至１２ 信号伝送ゲート ２０ 信号リード ２１ ゲート ２２ インバータ ２３ フリップフロップ ２４ ＯＲゲート ２４ ＭＯＳトランジスタ ２６ インバータ ２７,２８ ＡＮＤゲート ３０ 比較器 ３１ ＡＮＤゲート ３２,３３ ＭＯＳトランジスタ ３４ カウンタ ３５ デコーダ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年６月２４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】実用新案登録請求の範囲
【補正方法】変更
【補正内容】
【実用新案登録請求の範囲】

Claims (6)

    【実用新案登録請求の範囲】
  1. 【請求項１】 所定周波数の入力クロック信号を受け、
    該周波数の２倍の周波数の出力信号を発生する周波数２
    倍器であって、(a) 前記入力クロック信号を受け、該入
    力クロック信号を所定量だけ遅延させる遅延線手段と、
    (b)前記入力クロック信号と、遅延入力クロック信号と
    をそれぞれ受ける第１と第２の入力端を有し、該入力信
    号に応答して、前記所定周波数の２倍の出力信号を発生
    する排他的ＯＲゲートと、(c) 前記出力信号のデューテ
    ィサイクルをモニタすると共に、該デューティサイクル
    が５０％以上の場合には、遅延線手段を調整して、前記
    所定遅延量を減じ、デューティサイクルが５０％以下の
    場合には、遅延線手段を調整して前記所定遅延量を増加
    する制御手段とによって構成され、該制御手段を、(c
    １) データ入力端に入力クロック信号を受けると共に、
    クロック入力端に出力信号を受けて、これらの信号に応
    答して、遅延入力クロック信号を発生するフリップフロ
    ップ手段と、(c２) 少なくとも前記入力クロック信号
    と、遅延入力クロック信号を受けて、これらの信号に応
    答して出力信号の第１及び第２の半サイクルの持続時間
    を示す第１及び第２の信号を発生する論理回路と、(c
    ３) 該論理回路の第１及び第２の信号を受けてこれらの
    信号を比較して、第１半サイクルが第２半サイクルより
    小さい場合には、アップカウント信号を発生する一方、
    第１半サイクルが第２半サイクルより大きい場合には、
    ダウンカウント信号を発生する比較器と、(c４) 該比較
    器のアップカウント信号、又は、ダウンカウント信号の
    いずれか１つを受けて上方に、又は、下方にカウントし
    て、デジタルカウント信号を発生するカウンタと、(c
    ５) 該カウンタのデジタルカウント信号を受けて解読
    し、所定の解読イネーブル信号を発生して所定のゲート
    回路に加え、該ゲート回路を使用可能にするデコーダと
    により構成し、前記出力信号のデューティサイクルを５
    ０％に維持することを特徴とする周波数２倍器。
  2. 【請求項２】 前記遅延線手段を、複数の“たてつな
    ぎ"(cascaded)遅延エレメントと、該エレメントの所定
    のエレメントの出力を、前記制御手段の制御の下で、排
    他的ＯＲゲートの第２の入力端に選択的に接続する手段
    とよりなるタップ接続遅延線としたことを特徴とする請
    求項１記載の周波数２倍器。
  3. 【請求項３】 前記遅延エレメントを、各々、１つ又
    は、それ以上の“たてつなぎ"インバータで構成すると
    共に、前記接続手段を、“たてつなぎ"インバータの各
    出力端と、排他的ＯＲゲートの第２入力端との間に接続
    され、その制御入力端を前記制御手段に接続した、１つ
    又はそれ以上のゲート回路より構成したことを特徴とす
    る請求項２記載の周波数２倍器。
  4. 【請求項４】 前記“たてつなぎ"遅延エレメントの最
    初の１つが約８０nsec．の第１の遅延をもたらし、それ
    に続く遅延エレメントが約２０nsec．の連続的追加遅延
    をもたらし、該追加遅延により出力信号のデューティサ
    イクルの微調整を容易にしたことを特徴とする請求項３
    記載の周波数２倍器。
  5. 【請求項５】 前記該所定周波数を約１．５４ＭＨzと
    し、出力信号周波数を約３．０８６ＭＨzとしたことを
    特徴とする請求項１記載の周波数２倍器。
  6. 【請求項６】 前記該カウンタを３ビットアップ／ダウ
    ンカウンタとし、デコーダを、ゲート回路の８つの内１
    つを使用可能とする３−to−８ビットデコーダとしたこ
    とを特徴とする請求項１記載の周波数２倍器。
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