JP2000195263A - 半導体記憶装置 - Google Patents
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Abstract
(57)【要約】
【課題】 入力初段回路と出力回路とを備えて、クロッ
ク信号にタイミング同期させてデータを出力する半導体
記憶装置において、入力初段回路と出力回路での遅延に
よる遅延量の合わせ込みを実現する。 【解決手段】 半導体記憶装置のダブルデータレートを
実現するためのディレイロックループ（ＤＬＬ）回路を
構成する遅延素子として、半導体記憶装置の出力回路と
同じ回路構成をした第１の出力遅延回路１００と第２の
出力遅延回路１１０を、基準となる信号１０の入力と同
時に逆相で動作させ、それぞれの出力信号を第１及び第
の終端回路１２０，１３０で小振幅信号に変換し、半導
体記憶装置の入力初段回路と同じ回路構成をした入力遅
延回路１４０に入力する構成とする。出力遅延回路１０
０，１１０と入力遅延回路１４０によって、入力初段回
路と出力回路の遅延量と同じ遅延量が得られ、ＤＬＬ回
路での遅延量の合わせ込みが実現される。
ク信号にタイミング同期させてデータを出力する半導体
記憶装置において、入力初段回路と出力回路での遅延に
よる遅延量の合わせ込みを実現する。 【解決手段】 半導体記憶装置のダブルデータレートを
実現するためのディレイロックループ（ＤＬＬ）回路を
構成する遅延素子として、半導体記憶装置の出力回路と
同じ回路構成をした第１の出力遅延回路１００と第２の
出力遅延回路１１０を、基準となる信号１０の入力と同
時に逆相で動作させ、それぞれの出力信号を第１及び第
の終端回路１２０，１３０で小振幅信号に変換し、半導
体記憶装置の入力初段回路と同じ回路構成をした入力遅
延回路１４０に入力する構成とする。出力遅延回路１０
０，１１０と入力遅延回路１４０によって、入力初段回
路と出力回路の遅延量と同じ遅延量が得られ、ＤＬＬ回
路での遅延量の合わせ込みが実現される。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置のデ
ータ入出力装置に関し、特にクロックとデータストロボ
信号及びデータ信号のタイミング同期をとるための遅延
回路を備えた半導体記憶装置に関する。
ータ入出力装置に関し、特にクロックとデータストロボ
信号及びデータ信号のタイミング同期をとるための遅延
回路を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】コンピュータシステムの高速化に伴い、
半導体記憶装置のデータ転送速度がシステム性能を律速
するようになってきた。半導体記憶装置のデータ転送速
度を向上する為に１クロック周期でデータの入出力を２
回行う、いわゆるダブルデータレート（ＤＤＲ）の動作
仕様が提案されている。図１３はＤＤＲ−ＳＤＲＡＭで
のＲｅａｄ動作を行った場合の動作規定を示す図であ
る。外部信号であるクロックＣＬＫとその逆相信号であ
る逆相クロックＣＬＫＢのそれぞれの立ち上がりエッジ
に合わせてデータストロボ信号（ＤＱＳ）及びデータ信
号（ＤＱ）を出力し、これにより１クロック周期でデー
タの入出力を２回行うことが可能な仕様とされている。
このようなＤＤＲ仕様を実現する為にはＰＬＬ回路（Ph
ase-Locked Loop）やＤＬＬ回路(Delay-Locked Loop）
等のフィードバック制御系のクロック同期回路、ＳＭＤ
回路（Synchronous Mirror Delay：特開平8-237091号参
照）やクロック供給用半導体回路（特願平9-152656号参
照）等のシーケンス制御系のクロック同期回路を用い
る。
半導体記憶装置のデータ転送速度がシステム性能を律速
するようになってきた。半導体記憶装置のデータ転送速
度を向上する為に１クロック周期でデータの入出力を２
回行う、いわゆるダブルデータレート（ＤＤＲ）の動作
仕様が提案されている。図１３はＤＤＲ−ＳＤＲＡＭで
のＲｅａｄ動作を行った場合の動作規定を示す図であ
る。外部信号であるクロックＣＬＫとその逆相信号であ
る逆相クロックＣＬＫＢのそれぞれの立ち上がりエッジ
に合わせてデータストロボ信号（ＤＱＳ）及びデータ信
号（ＤＱ）を出力し、これにより１クロック周期でデー
タの入出力を２回行うことが可能な仕様とされている。
このようなＤＤＲ仕様を実現する為にはＰＬＬ回路（Ph
ase-Locked Loop）やＤＬＬ回路(Delay-Locked Loop）
等のフィードバック制御系のクロック同期回路、ＳＭＤ
回路（Synchronous Mirror Delay：特開平8-237091号参
照）やクロック供給用半導体回路（特願平9-152656号参
照）等のシーケンス制御系のクロック同期回路を用い
る。
【０００３】図５はディジタルＤＬＬ回路を用いた場合
の基本的なＣＬＫ、ＣＬＫＢの入力からデータ出力まで
のブロック図である。入力されるＣＬＫ及びＣＬＫＢに
基づいて出力イネーブル信号生成システム５００，５１
０と、これら出力イネーブル信号生成システム５００，
５１０からの出力イネーブル信号１，２及び内部データ
に基づいてＤＱＳ，ＤＱを出力する出力回路５２０と、
前記ＤＱＳ，ＤＱに基づいてアクセス測定のための信号
を出力する終端回路５３０とで構成される。なお、この
終端回路５３０はチップ外付け部品で構成される。前記
出力イネーブル生成システム５００は、入力初段回路５
０１と、入力初段回路の出力を遅延させるディレイ素子
列５０２と、バッファリング回路５０６とを備えてい
る。そして、前記ＣＬＫ，ＣＬＫＢとＤＱＳ，ＤＱとの
タイミング同期をとるために、前記入力初段回路５０
１，バッファリング回路５０６，出力回路５２０、さら
には終端回路５３０での遅延時間を考慮した遅延素子５
０５と、前記ディレイ素子列５０２の出力信号４を前記
遅延素子５０５で遅延した出力信号５と前記入力初段回
路５０１の出力信号３とを位相比較する位相比較器５０
３と、この位相比較器５０３の出力により前記ディレイ
素子列５０２での遅延を制御するための制御回路５０４
とを備えている。なお、出力イネーブル信号生成システ
ム５１０は、逆相で動作する点を除けば、出力イネーブ
ル信号生成システム５００と同じ構成である。
の基本的なＣＬＫ、ＣＬＫＢの入力からデータ出力まで
のブロック図である。入力されるＣＬＫ及びＣＬＫＢに
基づいて出力イネーブル信号生成システム５００，５１
０と、これら出力イネーブル信号生成システム５００，
５１０からの出力イネーブル信号１，２及び内部データ
に基づいてＤＱＳ，ＤＱを出力する出力回路５２０と、
前記ＤＱＳ，ＤＱに基づいてアクセス測定のための信号
を出力する終端回路５３０とで構成される。なお、この
終端回路５３０はチップ外付け部品で構成される。前記
出力イネーブル生成システム５００は、入力初段回路５
０１と、入力初段回路の出力を遅延させるディレイ素子
列５０２と、バッファリング回路５０６とを備えてい
る。そして、前記ＣＬＫ，ＣＬＫＢとＤＱＳ，ＤＱとの
タイミング同期をとるために、前記入力初段回路５０
１，バッファリング回路５０６，出力回路５２０、さら
には終端回路５３０での遅延時間を考慮した遅延素子５
０５と、前記ディレイ素子列５０２の出力信号４を前記
遅延素子５０５で遅延した出力信号５と前記入力初段回
路５０１の出力信号３とを位相比較する位相比較器５０
３と、この位相比較器５０３の出力により前記ディレイ
素子列５０２での遅延を制御するための制御回路５０４
とを備えている。なお、出力イネーブル信号生成システ
ム５１０は、逆相で動作する点を除けば、出力イネーブ
ル信号生成システム５００と同じ構成である。
【０００４】図６は前記ＤＬＬ回路の動作を示すタイミ
ングチャートであり、ここで、ｔ０を、ＣＬＫの立ち上
がりとＣＬＫＢの立ち下がり（あるいはその逆）のクロ
スポイントから入力初段回路５０１の出力信号３の立ち
上がりまでの遅延時間、ｔ１を出力回路５２０における
出力イネーブル信号１，２の立ち上がりからＤＱもしく
はＤＱＳの終端回路５３０のアクセス測定点までの遅延
時間、ｔ２を基準信号４（ディジタルＤＬＬの場合）の
立ち上がりから出力イネーブル信号の立ち上がりまでの
遅延時間とし、遅延素子５０５の遅延量をｔ５を、 ｔ５＝（ｔ０＋ｔ１＋ｔ２） …（１） とすることにより、ＣＬＫもしくはＣＬＫＢとＤＱ及び
ＤＱＳのスキューｔＡＣ、ｔＤＱＳＣＫを以下に述べる
規格に合わせ込むことができる。すなわち、遅延素子５
０５において、前記入力初段回路５０１、出力回路５２
０及び終端回路５３０、バッファリング回路５０６の各
遅延時間の合計分の遅延を行うことにより、位相比較器
５０３及び制御回路５０４によって出力信号３と出力信
号５とのタイミング同期をとることが可能となる。
ングチャートであり、ここで、ｔ０を、ＣＬＫの立ち上
がりとＣＬＫＢの立ち下がり（あるいはその逆）のクロ
スポイントから入力初段回路５０１の出力信号３の立ち
上がりまでの遅延時間、ｔ１を出力回路５２０における
出力イネーブル信号１，２の立ち上がりからＤＱもしく
はＤＱＳの終端回路５３０のアクセス測定点までの遅延
時間、ｔ２を基準信号４（ディジタルＤＬＬの場合）の
立ち上がりから出力イネーブル信号の立ち上がりまでの
遅延時間とし、遅延素子５０５の遅延量をｔ５を、 ｔ５＝（ｔ０＋ｔ１＋ｔ２） …（１） とすることにより、ＣＬＫもしくはＣＬＫＢとＤＱ及び
ＤＱＳのスキューｔＡＣ、ｔＤＱＳＣＫを以下に述べる
規格に合わせ込むことができる。すなわち、遅延素子５
０５において、前記入力初段回路５０１、出力回路５２
０及び終端回路５３０、バッファリング回路５０６の各
遅延時間の合計分の遅延を行うことにより、位相比較器
５０３及び制御回路５０４によって出力信号３と出力信
号５とのタイミング同期をとることが可能となる。
【０００５】また、図７はクロック供給用半導体回路の
ブロック図であり、出力イネーブル信号生成システム７
００は、その主要構成回路として、入力初段回路５０１
と、制御回路７１０，７８０と、遅延回路列７６０，７
９０と、パルス生成回路７７０，８００を有しており、
生成した出力イネーブル信号１を出力回路５２０に入力
する。また、出力イネーブル信号生成システム８１０も
同様な構成であり、生成した出力イネーブル信号２を前
記出力回路５２０に入力する。また、前記出力回路５２
０の出力には終端回路５３０が接続される。なお、同図
において、７２０，７３０，７４０，７５０は前記遅延
回路列７６０内の遅延回路部、７０２，７１１はフリッ
プフロップ回路、７１２，７７３はＡＮＤ回路、７７１
はパルス生成回路７７０内の遅延回路、７０１，７０
３，７０５はインバータである。さらに、７０４は当該
クロック供給用半導体回路におけるタイミング同期をと
るための遅延素子である。
ブロック図であり、出力イネーブル信号生成システム７
００は、その主要構成回路として、入力初段回路５０１
と、制御回路７１０，７８０と、遅延回路列７６０，７
９０と、パルス生成回路７７０，８００を有しており、
生成した出力イネーブル信号１を出力回路５２０に入力
する。また、出力イネーブル信号生成システム８１０も
同様な構成であり、生成した出力イネーブル信号２を前
記出力回路５２０に入力する。また、前記出力回路５２
０の出力には終端回路５３０が接続される。なお、同図
において、７２０，７３０，７４０，７５０は前記遅延
回路列７６０内の遅延回路部、７０２，７１１はフリッ
プフロップ回路、７１２，７７３はＡＮＤ回路、７７１
はパルス生成回路７７０内の遅延回路、７０１，７０
３，７０５はインバータである。さらに、７０４は当該
クロック供給用半導体回路におけるタイミング同期をと
るための遅延素子である。
【０００６】このクロック供給用半導体回路では、遅延
素子７０４の遅延時間ｔ６を、 ｔ６＝（ｔ０＋ｔ１＋ｔ２＋ｔ３×２） …（２） とすることにより、ＣＬＫもしくはＣＬＫＢとＤＱ及び
ＤＱＳのスキューｔＡＣ、ｔＤＱＳＣＫを以下に述べる
規格に合わせ込むことができる。ここで、ｔ３は入力初
段回路５０１の出力信号３の立ち上がりからクロック供
給用半導体回路のディレイチェーンの折り返し信号７の
立ち下がりもしくは折り返し信号６の立ち上がりまでの
遅延時間である。
素子７０４の遅延時間ｔ６を、 ｔ６＝（ｔ０＋ｔ１＋ｔ２＋ｔ３×２） …（２） とすることにより、ＣＬＫもしくはＣＬＫＢとＤＱ及び
ＤＱＳのスキューｔＡＣ、ｔＤＱＳＣＫを以下に述べる
規格に合わせ込むことができる。ここで、ｔ３は入力初
段回路５０１の出力信号３の立ち上がりからクロック供
給用半導体回路のディレイチェーンの折り返し信号７の
立ち下がりもしくは折り返し信号６の立ち上がりまでの
遅延時間である。
【０００７】
【発明が解決しようとする課題】ところで、前記したよ
うなＤＤＲ−ＳＤＲＡＭでの仕様においてｔＡＣ，ｔＤ
ＱＳＣＫは±０．１×ｔＣＫとなっており、例えばＣＬ
Ｋ周波数ｔＣＫを１０ｎＳ（１００ＭＨｚ）で使用すれ
ばｔＡＣ＝±１ｎＳとなる。この規格には出力バラツキ
や電圧、温度、製造バラツキ等の条件の振れが含まれる
ため、遅延素子５０５，７０４の遅延量（ｔ５，ｔ６）
を正確に合わせ込むことは非常に重要である。このよう
な遅延素子５０５，７０４として、従来では図１２
（ａ）に示すように、複数のインバータ１２００〜１２
０３を縦列接続した複数段のインバータチェーン列で構
成されており、その遅延時間がｔ５もしくはｔ６に等し
くなるように段数を調整してある。また、図１２（ｂ）
の様に、縦列接続した複数のインバータ１２０４〜１２
０７に容量負荷１２０８，１２０９を接続した構成、さ
らにはＴｒサイズの調整等により遅延時間を調整する技
術が用いられている。
うなＤＤＲ−ＳＤＲＡＭでの仕様においてｔＡＣ，ｔＤ
ＱＳＣＫは±０．１×ｔＣＫとなっており、例えばＣＬ
Ｋ周波数ｔＣＫを１０ｎＳ（１００ＭＨｚ）で使用すれ
ばｔＡＣ＝±１ｎＳとなる。この規格には出力バラツキ
や電圧、温度、製造バラツキ等の条件の振れが含まれる
ため、遅延素子５０５，７０４の遅延量（ｔ５，ｔ６）
を正確に合わせ込むことは非常に重要である。このよう
な遅延素子５０５，７０４として、従来では図１２
（ａ）に示すように、複数のインバータ１２００〜１２
０３を縦列接続した複数段のインバータチェーン列で構
成されており、その遅延時間がｔ５もしくはｔ６に等し
くなるように段数を調整してある。また、図１２（ｂ）
の様に、縦列接続した複数のインバータ１２０４〜１２
０７に容量負荷１２０８，１２０９を接続した構成、さ
らにはＴｒサイズの調整等により遅延時間を調整する技
術が用いられている。
【０００８】しかしながら、遅延素子５０５及び７０４
を遅延量を合わせ込んだ複数段のインバータチェーンで
構成すると電圧、温度、製造バラツキ等が振れた場合に
誤差が大きくなる問題がある。特に、（１）式及び
（２）式における、ｔ２及びｔ３はロジックで構成され
ている為、遅延量を合わせ込む事は比較的困難な事では
ないが、ｔ５，ｔ６のいずれにも、単純なロジックで構
成されていない回路の遅延時間ｔ０＋ｔ１が含まれてい
るため、誤差が顕著なものとなる。
を遅延量を合わせ込んだ複数段のインバータチェーンで
構成すると電圧、温度、製造バラツキ等が振れた場合に
誤差が大きくなる問題がある。特に、（１）式及び
（２）式における、ｔ２及びｔ３はロジックで構成され
ている為、遅延量を合わせ込む事は比較的困難な事では
ないが、ｔ５，ｔ６のいずれにも、単純なロジックで構
成されていない回路の遅延時間ｔ０＋ｔ１が含まれてい
るため、誤差が顕著なものとなる。
【０００９】また、出力回路５２０では、製造バラツキ
等により出力トランジスタとしてのＰ型ＭＯＳＦＥＴと
Ｎ型ＭＯＳＦＥＴの能力比がずれてＨ出力時とＬ出力時
で出力回路の遅延時間が異なることがあり、この場合に
出力回路での遅延時間を合わせにくくなる。これは出力
回路における遅延時間は出力トランジスタでの遅延時間
が大きな割合を占めている為である。さらに、入力初段
回路においては、入力されるＣＬＫ，ＣＬＫＢはＨレベ
ルがおよそ１．６Ｖ、Ｌレベルがおよそ０．９Ｖ（ＳＳ
ＴＬ２の規格）の為、従来例の回路構成にて条件の振れ
等を考慮すると遅延量を合わせ込むことは困難である。
等により出力トランジスタとしてのＰ型ＭＯＳＦＥＴと
Ｎ型ＭＯＳＦＥＴの能力比がずれてＨ出力時とＬ出力時
で出力回路の遅延時間が異なることがあり、この場合に
出力回路での遅延時間を合わせにくくなる。これは出力
回路における遅延時間は出力トランジスタでの遅延時間
が大きな割合を占めている為である。さらに、入力初段
回路においては、入力されるＣＬＫ，ＣＬＫＢはＨレベ
ルがおよそ１．６Ｖ、Ｌレベルがおよそ０．９Ｖ（ＳＳ
ＴＬ２の規格）の為、従来例の回路構成にて条件の振れ
等を考慮すると遅延量を合わせ込むことは困難である。
【００１０】本発明の目的は、前記した問題点に鑑み、
広い電源電圧、温度、製造バラツキ範囲にわたって入力
初段回路及び出力回路、さらには終端回路での遅延量を
合わせ込むことを可能とした半導体記憶装置を提供する
ことにある。
広い電源電圧、温度、製造バラツキ範囲にわたって入力
初段回路及び出力回路、さらには終端回路での遅延量を
合わせ込むことを可能とした半導体記憶装置を提供する
ことにある。
【００１１】
【課題を解決するための手段】本発明は、クロック信号
が入力される入力初段回路と、前記入力初段回路から出
力される信号に基づいてデータを出力する出力回路と、
前記クロック信号と前記出力回路から出力される前記デ
ータとのタイミング同期をとるために前記入力初段回路
からの信号を遅延させるための遅延素子とを備える半導
体記憶装置において、前記遅延素子は、前記出力回路と
同一又は同等な回路構成の出力遅延回路と、前記入力初
段回路と同一又は同等な回路構成の入力遅延回路とを含
んだ遅延回路として構成されることを特徴とする。
が入力される入力初段回路と、前記入力初段回路から出
力される信号に基づいてデータを出力する出力回路と、
前記クロック信号と前記出力回路から出力される前記デ
ータとのタイミング同期をとるために前記入力初段回路
からの信号を遅延させるための遅延素子とを備える半導
体記憶装置において、前記遅延素子は、前記出力回路と
同一又は同等な回路構成の出力遅延回路と、前記入力初
段回路と同一又は同等な回路構成の入力遅延回路とを含
んだ遅延回路として構成されることを特徴とする。
【００１２】本発明の好ましい形態としては、前記遅延
回路は、前記出力回路の少なくともアクセスパスの回路
と等しい回路構成をした第１の出力遅延回路と、前記第
１の出力遅延回路と等しい回路構成をして逆相で動作す
る第２の出力遅延回路と、前記第１及び第２の出力遅延
回路からの遅延信号を受けて動作し、前記入力初段回路
と等しい回路構成をした入力遅延回路とを有し、前記ク
ロック信号が入力されると、前記第１の出力遅延回路は
前記出力回路でのＬ出力時の遅延時間と等しい遅延時間
を持った信号を出力し、前記第２の出力遅延回路は前記
出力回路でのＨ出力時の遅延時間と等しい遅延時間を持
った信号を出力し、これら２つの遅延信号を受けて前記
入力遅延回路は前記入力初段回路の遅延時間と等しい遅
延時間を持った信号を出力することを特徴とする。
回路は、前記出力回路の少なくともアクセスパスの回路
と等しい回路構成をした第１の出力遅延回路と、前記第
１の出力遅延回路と等しい回路構成をして逆相で動作す
る第２の出力遅延回路と、前記第１及び第２の出力遅延
回路からの遅延信号を受けて動作し、前記入力初段回路
と等しい回路構成をした入力遅延回路とを有し、前記ク
ロック信号が入力されると、前記第１の出力遅延回路は
前記出力回路でのＬ出力時の遅延時間と等しい遅延時間
を持った信号を出力し、前記第２の出力遅延回路は前記
出力回路でのＨ出力時の遅延時間と等しい遅延時間を持
った信号を出力し、これら２つの遅延信号を受けて前記
入力遅延回路は前記入力初段回路の遅延時間と等しい遅
延時間を持った信号を出力することを特徴とする。
【００１３】ここで、前記第１及び第２の出力遅延回路
から出力される大振幅の信号をそれぞれ小振幅信号に変
換して前記入力遅延回路に入力する第１及び第２の終端
回路を備えることが好ましい。また、本発明では、前記
第１及び第２の出力遅延回路と前記入力遅延回路は、前
記出力回路及び入力初段回路に比較して回路サイズを縮
小した構成であることが好ましい。この場合、前記第１
及び第２の出力遅延回路に設けられる出力トランジスタ
には、ダミーの出力トランジスタが接続されることが好
ましい。さらに、前記出力遅延回路に基準となる信号が
入力された後、前記入力遅延回路及び終端回路をある適
当な時間で活性化し、前記入力遅延回路から信号が出力
された後、前記入力遅延回路及び終端回路をある適当な
時間で非活性化する制御回路を有することが好ましい。
から出力される大振幅の信号をそれぞれ小振幅信号に変
換して前記入力遅延回路に入力する第１及び第２の終端
回路を備えることが好ましい。また、本発明では、前記
第１及び第２の出力遅延回路と前記入力遅延回路は、前
記出力回路及び入力初段回路に比較して回路サイズを縮
小した構成であることが好ましい。この場合、前記第１
及び第２の出力遅延回路に設けられる出力トランジスタ
には、ダミーの出力トランジスタが接続されることが好
ましい。さらに、前記出力遅延回路に基準となる信号が
入力された後、前記入力遅延回路及び終端回路をある適
当な時間で活性化し、前記入力遅延回路から信号が出力
された後、前記入力遅延回路及び終端回路をある適当な
時間で非活性化する制御回路を有することが好ましい。
【００１４】本発明においては、ある基準となる信号が
入力されると第１及び第２の出力遅延回路はそれぞれ逆
相で動作し、電源電圧−ＧＮＤ振幅に近い大振幅信号を
出力し、終端回路にて小振幅信号に変換され、入力遅延
回路に入力されて出力信号を出力する。ここで基準とな
る信号の立ち上がりからＬ→Ｈの第１の小振幅信号の立
ち下がりまでの遅延時間ｔＬ’は出力回路の出力イネー
ブル信号の活性化からＨレベルの出力までの遅延時間ｔ
Ｌと等しくなる様に、基準となる信号の立ち上がりから
Ｈ→Ｌの第２の小振幅信号の立ち上がりまでの遅延時間
ｔＨ’は出力回路のＬ出力の遅延時間ｔＨと等しくなる
様に、小振幅信号のクロスポイントから入力遅延回路の
出力信号の立ち上がりまでの遅延時間ｔ０’は入力初段
回路でのＣＬＫ、ＣＬＫＢのクロスポイントから入力初
段回路の出力信号の立ち上がりまでの遅延時間ｔ０と等
しくなる様に設定されている。
入力されると第１及び第２の出力遅延回路はそれぞれ逆
相で動作し、電源電圧−ＧＮＤ振幅に近い大振幅信号を
出力し、終端回路にて小振幅信号に変換され、入力遅延
回路に入力されて出力信号を出力する。ここで基準とな
る信号の立ち上がりからＬ→Ｈの第１の小振幅信号の立
ち下がりまでの遅延時間ｔＬ’は出力回路の出力イネー
ブル信号の活性化からＨレベルの出力までの遅延時間ｔ
Ｌと等しくなる様に、基準となる信号の立ち上がりから
Ｈ→Ｌの第２の小振幅信号の立ち上がりまでの遅延時間
ｔＨ’は出力回路のＬ出力の遅延時間ｔＨと等しくなる
様に、小振幅信号のクロスポイントから入力遅延回路の
出力信号の立ち上がりまでの遅延時間ｔ０’は入力初段
回路でのＣＬＫ、ＣＬＫＢのクロスポイントから入力初
段回路の出力信号の立ち上がりまでの遅延時間ｔ０と等
しくなる様に設定されている。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。なお、以降の説明で
は、本発明を図５に示したＤＬＬ回路に適用した実施形
態を示している。すなわち、図５を再度参照すると、前
記入力初段回路５０１は、図９に示すように、Ｐ型ＭＯ
ＳＦＥＴ９００〜９０３と、Ｎ型ＭＯＳＦＥＴ９０４〜
９０９と、インバータ９１０，９１２，９１４と、ＮＡ
ＮＤ回路９１３と、遅延素子９１１とで構成されてお
り、ＣＬＫとＣＬＫＢとのクロスポイントを検出する。
また、前記出力回路５２０は、図１０に示すように、Ｐ
型ＭＯＳＦＥＴ１００７，１００９，１０１１，１０１
３と、Ｎ型ＭＯＳＦＥＴ１００６，１００８，１０１
０，１０１２と、インバータ１０００〜１００５，１０
１４〜１０１９と、Ｐ型ＭＯＳＦＥＴからなるＰ型出力
トランジスタ１０２０と、Ｎ型ＭＯＳＦＥＴからなるＮ
型出力トランジスタ１０２１とで構成されており、出力
イネーブル信号１，２により内部データを取込み、ＤＱ
Ｓ，ＤＱを出力する。さらに、前記終端回路５３０は、
図１１に示すように、抵抗１１００，１１０１とコンデ
ンサ１１０２とで構成され、入力されるＤＱＳ，ＤＱを
小振幅の信号として出力する。
て図面を参照して詳細に説明する。なお、以降の説明で
は、本発明を図５に示したＤＬＬ回路に適用した実施形
態を示している。すなわち、図５を再度参照すると、前
記入力初段回路５０１は、図９に示すように、Ｐ型ＭＯ
ＳＦＥＴ９００〜９０３と、Ｎ型ＭＯＳＦＥＴ９０４〜
９０９と、インバータ９１０，９１２，９１４と、ＮＡ
ＮＤ回路９１３と、遅延素子９１１とで構成されてお
り、ＣＬＫとＣＬＫＢとのクロスポイントを検出する。
また、前記出力回路５２０は、図１０に示すように、Ｐ
型ＭＯＳＦＥＴ１００７，１００９，１０１１，１０１
３と、Ｎ型ＭＯＳＦＥＴ１００６，１００８，１０１
０，１０１２と、インバータ１０００〜１００５，１０
１４〜１０１９と、Ｐ型ＭＯＳＦＥＴからなるＰ型出力
トランジスタ１０２０と、Ｎ型ＭＯＳＦＥＴからなるＮ
型出力トランジスタ１０２１とで構成されており、出力
イネーブル信号１，２により内部データを取込み、ＤＱ
Ｓ，ＤＱを出力する。さらに、前記終端回路５３０は、
図１１に示すように、抵抗１１００，１１０１とコンデ
ンサ１１０２とで構成され、入力されるＤＱＳ，ＤＱを
小振幅の信号として出力する。
【００１６】このようなＤＬＬ回路において、前記遅延
素子５０５として、図１に示す遅延回路を適用する。な
お、この遅延回路では、前記したように単純なロジック
構成ではない遅延量ｔ０，ｔ１の合わせ込みを可能とす
るために、前記入力初段回路５０１、出力回路５２０、
及び終端回路５３０の遅延量の合わせ込みを行うための
回路として構成してある。そのため、ロジック構成であ
るバッファリング回路５０６での遅延量ｔ２について
は、別の回路で遅延量の合わせ込みを行うことになる。
なお、終端回路５３０での遅延量については、チップに
終端回路５３０が接続された場合にのみ行われることに
なる。
素子５０５として、図１に示す遅延回路を適用する。な
お、この遅延回路では、前記したように単純なロジック
構成ではない遅延量ｔ０，ｔ１の合わせ込みを可能とす
るために、前記入力初段回路５０１、出力回路５２０、
及び終端回路５３０の遅延量の合わせ込みを行うための
回路として構成してある。そのため、ロジック構成であ
るバッファリング回路５０６での遅延量ｔ２について
は、別の回路で遅延量の合わせ込みを行うことになる。
なお、終端回路５３０での遅延量については、チップに
終端回路５３０が接続された場合にのみ行われることに
なる。
【００１７】図１は本発明の第１実施形態による前記遅
延素子５０５に置き換える遅延回路の回路構成を示す回
路図である。この遅延回路は第１の出力遅延回路１００
と、前記第１の出力遅延回路１００と逆相で動作する第
２の出力遅延回路１２０と、第１及び第２の出力遅延回
路１００，１２０のそれぞれに接続される第１の終端回
路１４０及び第２の終端回路１５０と、前記第１及び第
２の終端回路１４０，１５０からの信号が入力される入
力遅延回路１６０と、前記第１及び第２の出力遅延回路
１００，１２０にそれぞれ信号１０（４）を正相、逆相
で入力するためのインバータ１１と、前記第１及び第２
の終端回路１４０，１５０及び前記入力遅延回路１６０
を制御する制御回路１７０で構成されている。
延素子５０５に置き換える遅延回路の回路構成を示す回
路図である。この遅延回路は第１の出力遅延回路１００
と、前記第１の出力遅延回路１００と逆相で動作する第
２の出力遅延回路１２０と、第１及び第２の出力遅延回
路１００，１２０のそれぞれに接続される第１の終端回
路１４０及び第２の終端回路１５０と、前記第１及び第
２の終端回路１４０，１５０からの信号が入力される入
力遅延回路１６０と、前記第１及び第２の出力遅延回路
１００，１２０にそれぞれ信号１０（４）を正相、逆相
で入力するためのインバータ１１と、前記第１及び第２
の終端回路１４０，１５０及び前記入力遅延回路１６０
を制御する制御回路１７０で構成されている。
【００１８】前記第１の出力遅延回路１００の回路構成
は図１０に示した出力回路５２０と同じ構成をしている
が、そのトランジスタサイズを一律に縮小した構成とし
ている。なお、同じサイズのものを用いることも可能で
あるが、出力回路５２０の各出力トランジスタ１０２
０，１０２１はゲート長が数百μｍと大きいため、遅延
回路の回路規模が大きくなり、ひいてはＤＬＬ回路が大
規模になるため、チップサイズの面、消費電流の面から
見てできうる限り小さくするのが望ましい。ここでは、
例えば縮小率を１／５とすると、出力遅延回路１００を
構成するＰ型ＭＯＳＦＥＴ１１０、Ｎ型ＭＯＳＦＥＴ１
０９、Ｐ型出力トランジスタ１０１、Ｎ型出力トランジ
スタ１０２、インバータ１０３〜１０８，１１１〜１１
４等の全てのトランジスタはそれぞれ対応する図１０の
Ｐ型ＭＯＳＦＥＴ１００７、Ｎ型ＭＯＳＦＥＴ１００
６、Ｐ型出力トランジスタ１０２０、Ｎ型出力トランジ
スタ１０２１、インバータ１０１４〜１０１９、１００
２〜１００５等のトランジスタの１／５倍のサイズであ
る。この時、それぞれのトランジスタを接続する配線も
同一線材で長さを１／５倍とするのが望ましい。この第
１の出力遅延回路１００では、信号１０の立ち上がりを
受けて信号１２はＨ→Ｌ、立ち下がりを受けてＬ→Ｈと
なり、第１の終端回路１４０に入力される。前記信号１
２は大振幅信号（電源電圧−ＧＮＤに近い振幅）であ
る。
は図１０に示した出力回路５２０と同じ構成をしている
が、そのトランジスタサイズを一律に縮小した構成とし
ている。なお、同じサイズのものを用いることも可能で
あるが、出力回路５２０の各出力トランジスタ１０２
０，１０２１はゲート長が数百μｍと大きいため、遅延
回路の回路規模が大きくなり、ひいてはＤＬＬ回路が大
規模になるため、チップサイズの面、消費電流の面から
見てできうる限り小さくするのが望ましい。ここでは、
例えば縮小率を１／５とすると、出力遅延回路１００を
構成するＰ型ＭＯＳＦＥＴ１１０、Ｎ型ＭＯＳＦＥＴ１
０９、Ｐ型出力トランジスタ１０１、Ｎ型出力トランジ
スタ１０２、インバータ１０３〜１０８，１１１〜１１
４等の全てのトランジスタはそれぞれ対応する図１０の
Ｐ型ＭＯＳＦＥＴ１００７、Ｎ型ＭＯＳＦＥＴ１００
６、Ｐ型出力トランジスタ１０２０、Ｎ型出力トランジ
スタ１０２１、インバータ１０１４〜１０１９、１００
２〜１００５等のトランジスタの１／５倍のサイズであ
る。この時、それぞれのトランジスタを接続する配線も
同一線材で長さを１／５倍とするのが望ましい。この第
１の出力遅延回路１００では、信号１０の立ち上がりを
受けて信号１２はＨ→Ｌ、立ち下がりを受けてＬ→Ｈと
なり、第１の終端回路１４０に入力される。前記信号１
２は大振幅信号（電源電圧−ＧＮＤに近い振幅）であ
る。
【００１９】また、第２の出力遅延回路１２０は、第１
の出力遅延回路１００と全く同じ回路構成をしており、
Ｐ型ＭＯＳＦＥＴ１３０、Ｎ型ＭＯＳＦＥＴ１２９、Ｐ
型出力トランジスタ１２１、Ｎ型出力トランジスタ１２
２、インバータ１２３〜１２８，１３１〜１３４等で構
成されている。なお、異なる点は逆相で動作させる為に
インバータ１３１〜１３４のゲート電圧をインバータ１
１１〜１１４のゲート電圧と逆相の電圧を入力する点の
みであり、信号１３は信号１０の立ち上がりでＬ→Ｈ、
立ち下がりでＨ→Ｌとなり第２の終端回路１５０に入力
される。
の出力遅延回路１００と全く同じ回路構成をしており、
Ｐ型ＭＯＳＦＥＴ１３０、Ｎ型ＭＯＳＦＥＴ１２９、Ｐ
型出力トランジスタ１２１、Ｎ型出力トランジスタ１２
２、インバータ１２３〜１２８，１３１〜１３４等で構
成されている。なお、異なる点は逆相で動作させる為に
インバータ１３１〜１３４のゲート電圧をインバータ１
１１〜１１４のゲート電圧と逆相の電圧を入力する点の
みであり、信号１３は信号１０の立ち上がりでＬ→Ｈ、
立ち下がりでＨ→Ｌとなり第２の終端回路１５０に入力
される。
【００２０】前記第１の終端回路１４０は、スイッチン
グ用Ｐ型ＭＯＳＦＥＴ１４４、抵抗１４１，１４２、及
び容量１４３で構成されており、図１１の終端回路５３
０とほぼ同じ構成である。また、ここでも、前記第１の
終端回路１４０は縮小した構成としており、その縮小率
は前記第１及び第２の出力遅延回路１００，１２０の縮
小率と同じ１／５にすると、抵抗１４１，１４２の抵抗
値ｒ１＝２５×５＝１２５（Ω）、容量１４３の容量値
ｃ１＝３０／５＝６（ｐＦ）となる。こうすることで信
号１４の振幅は図１１のアクセス測定点の振幅（いわゆ
るＶＯＨ／ＶＯＬレベル）と等しくなり、ＤＤＲ ＳＤ
ＲＡＭではＨレベル＝１．７Ｖ、Ｌレベル＝０．８Ｖ
（Ｖｃｃｑ＝２.５Ｖ時）程度の値で、小振幅信号に変
換される。また、前記第２の終端回路１５０は、前記第
１の終端回路１４０と全く同じ構成であり、スイッチン
グ用Ｐ型ＭＯＳＦＥＴ１５４、抵抗１５１，１５２、及
び容量１５３で構成されており、大振幅信号１３を小振
幅信号１５に変換する。これによりｔＬ’＝ｔＬ、ｔ
Ｈ’＝ｔＨが得られ、また信号１０の立ち上がりから信
号１４と信号１５のクロスポイントまでの遅延時間ｔ
１’は必ずｔＬ’とｔＨ’の中間値となり、ｔＬ’とｔ
Ｈ’の平均値に近い値となる。
グ用Ｐ型ＭＯＳＦＥＴ１４４、抵抗１４１，１４２、及
び容量１４３で構成されており、図１１の終端回路５３
０とほぼ同じ構成である。また、ここでも、前記第１の
終端回路１４０は縮小した構成としており、その縮小率
は前記第１及び第２の出力遅延回路１００，１２０の縮
小率と同じ１／５にすると、抵抗１４１，１４２の抵抗
値ｒ１＝２５×５＝１２５（Ω）、容量１４３の容量値
ｃ１＝３０／５＝６（ｐＦ）となる。こうすることで信
号１４の振幅は図１１のアクセス測定点の振幅（いわゆ
るＶＯＨ／ＶＯＬレベル）と等しくなり、ＤＤＲ ＳＤ
ＲＡＭではＨレベル＝１．７Ｖ、Ｌレベル＝０．８Ｖ
（Ｖｃｃｑ＝２.５Ｖ時）程度の値で、小振幅信号に変
換される。また、前記第２の終端回路１５０は、前記第
１の終端回路１４０と全く同じ構成であり、スイッチン
グ用Ｐ型ＭＯＳＦＥＴ１５４、抵抗１５１，１５２、及
び容量１５３で構成されており、大振幅信号１３を小振
幅信号１５に変換する。これによりｔＬ’＝ｔＬ、ｔ
Ｈ’＝ｔＨが得られ、また信号１０の立ち上がりから信
号１４と信号１５のクロスポイントまでの遅延時間ｔ
１’は必ずｔＬ’とｔＨ’の中間値となり、ｔＬ’とｔ
Ｈ’の平均値に近い値となる。
【００２１】前記入力遅延回路１６０は図９に示した入
力初段回路５０１と等しい構成をしており、Ｐ型ＭＯＳ
ＦＥＴ１６１，１６２、Ｎ型ＭＯＳＦＥＴ１６３，１６
４、インバータ１６５，１６７，ＮＡＮＤ回路１６６等
で構成される。この入力遅延回路１６０においても、前
記各回路と同様にトランジスタサイズを縮小したもので
もよいし、あるいは同じサイズを用いてもよい。なお、
この入力遅延回路１６０での縮小率は特に出力遅延回路
１００，１１０の縮小率と同じにする必要はない。ま
た、この入力遅延回路１６０は、信号１４の立ち下がり
と信号１５の立ち上がりのクロスポイントを検知して出
力信号１６を電源電圧レベルに、信号１４の立ち上がり
と信号１５の立ち下がりのクロスポイントで出力信号１
６をＧＮＤレベルにする為、出力信号１６のパルス幅は
基準信号１０のパルス幅とおおよそ同等のものが得られ
る。したがって、図９の入力初段回路５０１に設けられ
ているディレイ素子９１１は特に必要とされない。
力初段回路５０１と等しい構成をしており、Ｐ型ＭＯＳ
ＦＥＴ１６１，１６２、Ｎ型ＭＯＳＦＥＴ１６３，１６
４、インバータ１６５，１６７，ＮＡＮＤ回路１６６等
で構成される。この入力遅延回路１６０においても、前
記各回路と同様にトランジスタサイズを縮小したもので
もよいし、あるいは同じサイズを用いてもよい。なお、
この入力遅延回路１６０での縮小率は特に出力遅延回路
１００，１１０の縮小率と同じにする必要はない。ま
た、この入力遅延回路１６０は、信号１４の立ち下がり
と信号１５の立ち上がりのクロスポイントを検知して出
力信号１６を電源電圧レベルに、信号１４の立ち上がり
と信号１５の立ち下がりのクロスポイントで出力信号１
６をＧＮＤレベルにする為、出力信号１６のパルス幅は
基準信号１０のパルス幅とおおよそ同等のものが得られ
る。したがって、図９の入力初段回路５０１に設けられ
ているディレイ素子９１１は特に必要とされない。
【００２２】ここで、前記入力初段回路５０１の入力信
号ＣＬＫ，ＣＬＫＢの入力レベルは前述した様にＨ／Ｌ
レベルが１．６Ｖ／０．９Ｖ（Ｖｃｃ＝２．５Ｖ時）で
あり、またその傾きは１Ｖ／ｎＳであり、これに対し入
力遅延回路１６０の信号１４，１５のＨ／Ｌレベルはお
よそ１．７Ｖ／０．８Ｖでその傾きはおよそ１Ｖ／ｎＳ
である為、入力初段回路５０１の遅延時間ｔ０と、入力
遅延回路１６０の遅延時間ｔ０’はほとんど等しくなり
その誤差は数ｐＳ〜十数ｐＳ程度である。
号ＣＬＫ，ＣＬＫＢの入力レベルは前述した様にＨ／Ｌ
レベルが１．６Ｖ／０．９Ｖ（Ｖｃｃ＝２．５Ｖ時）で
あり、またその傾きは１Ｖ／ｎＳであり、これに対し入
力遅延回路１６０の信号１４，１５のＨ／Ｌレベルはお
よそ１．７Ｖ／０．８Ｖでその傾きはおよそ１Ｖ／ｎＳ
である為、入力初段回路５０１の遅延時間ｔ０と、入力
遅延回路１６０の遅延時間ｔ０’はほとんど等しくなり
その誤差は数ｐＳ〜十数ｐＳ程度である。
【００２３】前記インバータ１１は、図１０のインバー
タ１０００もしくは１００１に相当するインバータであ
るがサイズは出力遅延回路１００，１２０での縮小率を
用いる必要はなく適切なトランジスタサイズを用いるこ
とが可能である。また、前記制御回路１７０は、ＳＲフ
リップフロップ１７１、ディレイ素子１７５及びインバ
ータ１７６から構成される消費電流削減の為の回路であ
る。信号１０の立ち上がりで終端回路１４０，１５０の
活性化信号１７３、入力遅延回路１６０の活性化信号１
７４を活性化し、信号１７７の立ち上がりで非活性化す
る様な構成になっている。
タ１０００もしくは１００１に相当するインバータであ
るがサイズは出力遅延回路１００，１２０での縮小率を
用いる必要はなく適切なトランジスタサイズを用いるこ
とが可能である。また、前記制御回路１７０は、ＳＲフ
リップフロップ１７１、ディレイ素子１７５及びインバ
ータ１７６から構成される消費電流削減の為の回路であ
る。信号１０の立ち上がりで終端回路１４０，１５０の
活性化信号１７３、入力遅延回路１６０の活性化信号１
７４を活性化し、信号１７７の立ち上がりで非活性化す
る様な構成になっている。
【００２４】また、図示は省略するが、前記遅延回路で
は、ノイズ対策としてそのレイアウト配置は入力遅延回
路１６０を入力初段回路５０１の近傍に、第１及び第２
の出力遅延回路１００，１２０と第１及び第２の終端回
路１４０，１５０を出力回路５２０の近傍に配置するの
が望ましい。ただし、出力回路５２０と入力初段回路５
０１が近くにあるとは限らない為、この場合は消費電流
が大きく台数が多い（従って大きなノイズ源である）出
力回路５２０の近傍に配置し、第１及び第２の出力遅延
回路１００，１２０は出力回路５２０の電源、ＧＮＤ配
線を使用し、入力遅延回路１６０は比較的ノイズの乗ら
ない別の電源、ＧＮＤ配線を使用する。
は、ノイズ対策としてそのレイアウト配置は入力遅延回
路１６０を入力初段回路５０１の近傍に、第１及び第２
の出力遅延回路１００，１２０と第１及び第２の終端回
路１４０，１５０を出力回路５２０の近傍に配置するの
が望ましい。ただし、出力回路５２０と入力初段回路５
０１が近くにあるとは限らない為、この場合は消費電流
が大きく台数が多い（従って大きなノイズ源である）出
力回路５２０の近傍に配置し、第１及び第２の出力遅延
回路１００，１２０は出力回路５２０の電源、ＧＮＤ配
線を使用し、入力遅延回路１６０は比較的ノイズの乗ら
ない別の電源、ＧＮＤ配線を使用する。
【００２５】このように、この第１の実施形態の遅延回
路によりＤＬＬ回路を構成することにより、第１及び第
２の出力遅延回路１００，１２０、入力遅延回路１６０
は、それぞれＤＬＬ回路を構成する入力初段回路５０
１、出力回路５２０と同じ回路構成であるため、これら
入力初段回路５０１及び出力回路５２０の遅延時間と同
じ遅延時間が得られ、遅延量の正確な合わせ込みが可能
となる。また、第１及び第２の終端回路１４０，１５０
をＤＬＬ回路の終端回路５３０と同じ回路構成としてい
るので、ＤＬＬ回路に終端回路５３０を接続した場合に
も、その遅延量の合わせ込みが可能となる。また、第１
及び第２の出力遅延回路１００，１２０と入力遅延回路
１６０を備えることにより、出力回路５２０において、
Ｈ出力時の遅延時間とＬ出力時の遅延時間が異なった場
合にも、その中間の遅延量が得られ、適正な遅延量の合
わせ込みが可能となる。この合わせ込みは、電圧、温
度、製造バラツキ、周波数等において広い範囲にわたっ
て可能となる。また、遅延回路を構成する各回路を縮小
した構成とすることにより、小型化が可能で、消費電流
を抑えることが可能となる。
路によりＤＬＬ回路を構成することにより、第１及び第
２の出力遅延回路１００，１２０、入力遅延回路１６０
は、それぞれＤＬＬ回路を構成する入力初段回路５０
１、出力回路５２０と同じ回路構成であるため、これら
入力初段回路５０１及び出力回路５２０の遅延時間と同
じ遅延時間が得られ、遅延量の正確な合わせ込みが可能
となる。また、第１及び第２の終端回路１４０，１５０
をＤＬＬ回路の終端回路５３０と同じ回路構成としてい
るので、ＤＬＬ回路に終端回路５３０を接続した場合に
も、その遅延量の合わせ込みが可能となる。また、第１
及び第２の出力遅延回路１００，１２０と入力遅延回路
１６０を備えることにより、出力回路５２０において、
Ｈ出力時の遅延時間とＬ出力時の遅延時間が異なった場
合にも、その中間の遅延量が得られ、適正な遅延量の合
わせ込みが可能となる。この合わせ込みは、電圧、温
度、製造バラツキ、周波数等において広い範囲にわたっ
て可能となる。また、遅延回路を構成する各回路を縮小
した構成とすることにより、小型化が可能で、消費電流
を抑えることが可能となる。
【００２６】図２は本発明の第２の実施形態による遅延
回路の回路構成を示す回路図である。この遅延回路は第
１の出力遅延回路２００と、前記第１の出力遅延回路２
００と逆相で動作する第２の出力遅延回路２２０と、第
１及び第２の終端回路２４０，２５０と、入力遅延回路
２６０と、インバータ２１と、前記各回路を制御回路２
７０で構成されている。なお、各回路の構成部分につい
て、第１の実施形態の回路の構成部分と同一部分には、
下２桁が同一の符号を付してある。前記第１の実施形態
における第１及び第２の出力遅延回路１００，１２０は
構成している全てのトランジスタを一律に縮小したサイ
ズ構成としていたため、製造工程での微細化の限界を考
慮すると、その縮小率は各出力遅延回路を構成している
トランジスタの中でゲート長の最も小さなトランジスタ
を基準に決まってしまう。そのため、出力トランジスタ
１０１，１０２，１２１，１２２は依然として数十〜百
数十μｍのサイズとなり、次段である終端回路１４０，
１５０の抵抗値もある程度までしか大きくすることがで
きず、小型化や消費電流を考慮すると十分な縮小化は困
難である。
回路の回路構成を示す回路図である。この遅延回路は第
１の出力遅延回路２００と、前記第１の出力遅延回路２
００と逆相で動作する第２の出力遅延回路２２０と、第
１及び第２の終端回路２４０，２５０と、入力遅延回路
２６０と、インバータ２１と、前記各回路を制御回路２
７０で構成されている。なお、各回路の構成部分につい
て、第１の実施形態の回路の構成部分と同一部分には、
下２桁が同一の符号を付してある。前記第１の実施形態
における第１及び第２の出力遅延回路１００，１２０は
構成している全てのトランジスタを一律に縮小したサイ
ズ構成としていたため、製造工程での微細化の限界を考
慮すると、その縮小率は各出力遅延回路を構成している
トランジスタの中でゲート長の最も小さなトランジスタ
を基準に決まってしまう。そのため、出力トランジスタ
１０１，１０２，１２１，１２２は依然として数十〜百
数十μｍのサイズとなり、次段である終端回路１４０，
１５０の抵抗値もある程度までしか大きくすることがで
きず、小型化や消費電流を考慮すると十分な縮小化は困
難である。
【００２７】そこで、この第２の実施形態においては、
第１の出力遅延回路２００の回路構成においては、第１
の実施形態の第１の出力遅延回路１００に、負荷調整用
（ダミー）のＰ型ＭＯＳＦＥＴ２１５及びＮ型ＭＯＳＦ
ＥＴ２１６と、同様にダミーのインバータ２１７，２１
８を加えた構成としている。例えば、インバータ２０
４，２０５，２１１，２１２、Ｐ型ＭＯＳＦＥＴ２０
９、Ｎ型ＭＯＳＦＥＴ２１０等のインバータ２０３，２
０６の前段にあるトランジスタの縮小率を１／５とし、
インバータ２０３，２０６を１／２５、ダミーのインバ
ータ２１７，２１８を４／２５、出力トランジスタ２０
１，２０２を１／１００、ダミーの出力トランジスタ２
１５，２１６を４／１００としている。これにより、駆
動するトランジスタのサイズと次段の負荷との割合を変
えることなく出力トランジスタ２０１，２０２の縮小率
を１／１００にまででき、小型化や消費電流の低減が可
能となる。なお、第２の出力遅延回路２３０についても
第２の出力遅延回路２００と同様であり、トランジスタ
サイズも同様に縮小化できる。
第１の出力遅延回路２００の回路構成においては、第１
の実施形態の第１の出力遅延回路１００に、負荷調整用
（ダミー）のＰ型ＭＯＳＦＥＴ２１５及びＮ型ＭＯＳＦ
ＥＴ２１６と、同様にダミーのインバータ２１７，２１
８を加えた構成としている。例えば、インバータ２０
４，２０５，２１１，２１２、Ｐ型ＭＯＳＦＥＴ２０
９、Ｎ型ＭＯＳＦＥＴ２１０等のインバータ２０３，２
０６の前段にあるトランジスタの縮小率を１／５とし、
インバータ２０３，２０６を１／２５、ダミーのインバ
ータ２１７，２１８を４／２５、出力トランジスタ２０
１，２０２を１／１００、ダミーの出力トランジスタ２
１５，２１６を４／１００としている。これにより、駆
動するトランジスタのサイズと次段の負荷との割合を変
えることなく出力トランジスタ２０１，２０２の縮小率
を１／１００にまででき、小型化や消費電流の低減が可
能となる。なお、第２の出力遅延回路２３０についても
第２の出力遅延回路２００と同様であり、トランジスタ
サイズも同様に縮小化できる。
【００２８】また、第１の実施形態における第１及び第
２の終端回路１４０，１５０では、終端電圧であるＶｃ
ｃｑ／２なる電源電圧を必要とし、それをチップ内部で
生成する必要があり、これは小型化、消費電流の面から
見て好ましくない。そこで第２の実施形態の第１の終端
回路２４０では、抵抗２４１，２４２，２４３、スイッ
チングトランジスタ２４５，２４６及び容量２２４で構
成している。前記各抵抗の抵抗値ｒ２及び容量の容量値
ｃ２は、前記出力遅延回路の出力トランジスタ２０１，
２０２の縮小率１／１００を用いて、ｒ２＝２５×１０
０＝２．５（ｋΩ）、ｃ２＝３０／１００＝０．３（ｐ
Ｆ）となる。したがって、抵抗２４１の抵抗値は２．５
（ｋΩ）、抵抗２４２，２４３の抵抗値は５（ｋΩ）、
容量２４４の容量値は０．３（ｐＦ）となる。また、第
２の終端回路２５０は前記第１の終端回路と同一の構成
である。なお、容量２４６，２５６が０．３（ｐＦ）程
度の小さな値になると次段の入力遅延回路２４０のＰ型
ＭＯＳＦＥＴ２６１，２６２、Ｎ型ＭＯＳＦＥＴ２６
３，２６４のゲート容量Ｃｐ、Ｃｎが無視できなくなっ
てくる為、ｃ２＝０．３−（Ｃｐ＋Ｃｎ）（ｐＦ）とし
た方がより精度よく合わせ込むことができる。
２の終端回路１４０，１５０では、終端電圧であるＶｃ
ｃｑ／２なる電源電圧を必要とし、それをチップ内部で
生成する必要があり、これは小型化、消費電流の面から
見て好ましくない。そこで第２の実施形態の第１の終端
回路２４０では、抵抗２４１，２４２，２４３、スイッ
チングトランジスタ２４５，２４６及び容量２２４で構
成している。前記各抵抗の抵抗値ｒ２及び容量の容量値
ｃ２は、前記出力遅延回路の出力トランジスタ２０１，
２０２の縮小率１／１００を用いて、ｒ２＝２５×１０
０＝２．５（ｋΩ）、ｃ２＝３０／１００＝０．３（ｐ
Ｆ）となる。したがって、抵抗２４１の抵抗値は２．５
（ｋΩ）、抵抗２４２，２４３の抵抗値は５（ｋΩ）、
容量２４４の容量値は０．３（ｐＦ）となる。また、第
２の終端回路２５０は前記第１の終端回路と同一の構成
である。なお、容量２４６，２５６が０．３（ｐＦ）程
度の小さな値になると次段の入力遅延回路２４０のＰ型
ＭＯＳＦＥＴ２６１，２６２、Ｎ型ＭＯＳＦＥＴ２６
３，２６４のゲート容量Ｃｐ、Ｃｎが無視できなくなっ
てくる為、ｃ２＝０．３−（Ｃｐ＋Ｃｎ）（ｐＦ）とし
た方がより精度よく合わせ込むことができる。
【００２９】さらに、入力遅延回路２６０は第１及び第
２の出力遅延回路２００，２２０と同様に、インバータ
２６７をダミーインバータ２６８を設けてサイズを絞
り、出力信号１６の次段のトランジスタサイズを縮小化
を図っている。また、インバータ２１及び制御回路２７
０は第１の実施形態と同じである。
２の出力遅延回路２００，２２０と同様に、インバータ
２６７をダミーインバータ２６８を設けてサイズを絞
り、出力信号１６の次段のトランジスタサイズを縮小化
を図っている。また、インバータ２１及び制御回路２７
０は第１の実施形態と同じである。
【００３０】なお、この実施形態においては、トランジ
スタサイズが特に大きいと思われるトランジスタ２０
１，２０２，２２１，２２２と、インバータ２０３，２
０４，２１３，２１４，２６７に対してダミートランジ
スタを設けることでサイズ縮小を行っているが、ここの
ことは、これらのトランジスタに限ったことではなく、
前段のインバータ２０４，２０７，２２４，２２７や前
々段のインバータ２０５，２０８，２２５，２２８に対
してダミートランジスタを設けてもよい。
スタサイズが特に大きいと思われるトランジスタ２０
１，２０２，２２１，２２２と、インバータ２０３，２
０４，２１３，２１４，２６７に対してダミートランジ
スタを設けることでサイズ縮小を行っているが、ここの
ことは、これらのトランジスタに限ったことではなく、
前段のインバータ２０４，２０７，２２４，２２７や前
々段のインバータ２０５，２０８，２２５，２２８に対
してダミートランジスタを設けてもよい。
【００３１】図３は本発明の第３の実施形態による遅延
回路の回路構成を示す回路図である。この遅延回路は第
１の出力遅延回路３００と、前記第１の出力遅延回路３
００と逆相で動作する第２の出力遅延回路３２０と、第
１及び第２の終端回路３４０，３５０と、入力遅延回路
３６０、インバータ３１と、前記各回路を制御する制御
回路３７０で構成されている。この実施形態において
も、前記第１及び第２の実施形態の構成部分と同一部分
には下２桁が同一の符号を付してある。この第３の実施
形態では、第１の出力遅延回路３００は、第２実施形態
の第１の出力遅延回路２００のダミーの出力トランジス
タ２１５と２１６に対応するダミーの出力トランジスタ
３１５と３１６のドレイン側を互いに接続したものであ
る。これはダミーの出力トランジスタ３１５，３１６の
ミラー効果（例えばＰ型ＭＯＳＦＥＴ３０１のゲート電
圧が立ち下がるとドレイン３２が立ち上がるが、この時
ゲートとドレイン間に存在する容量によってドレインが
立ち上がるのを妨げられる。）による影響を反映させる
為であり、より正確に出力回路の遅延時間を合わせ込む
事が可能となる。第２の出力遅延回路３３０についても
同様であり、ダミーの出力トランジスタ３３５と３３６
のドレイン側を互いに接続している。
回路の回路構成を示す回路図である。この遅延回路は第
１の出力遅延回路３００と、前記第１の出力遅延回路３
００と逆相で動作する第２の出力遅延回路３２０と、第
１及び第２の終端回路３４０，３５０と、入力遅延回路
３６０、インバータ３１と、前記各回路を制御する制御
回路３７０で構成されている。この実施形態において
も、前記第１及び第２の実施形態の構成部分と同一部分
には下２桁が同一の符号を付してある。この第３の実施
形態では、第１の出力遅延回路３００は、第２実施形態
の第１の出力遅延回路２００のダミーの出力トランジス
タ２１５と２１６に対応するダミーの出力トランジスタ
３１５と３１６のドレイン側を互いに接続したものであ
る。これはダミーの出力トランジスタ３１５，３１６の
ミラー効果（例えばＰ型ＭＯＳＦＥＴ３０１のゲート電
圧が立ち下がるとドレイン３２が立ち上がるが、この時
ゲートとドレイン間に存在する容量によってドレインが
立ち上がるのを妨げられる。）による影響を反映させる
為であり、より正確に出力回路の遅延時間を合わせ込む
事が可能となる。第２の出力遅延回路３３０についても
同様であり、ダミーの出力トランジスタ３３５と３３６
のドレイン側を互いに接続している。
【００３２】また、この第３の実施形態では、第１及び
第２の終端回路３４０，３５０は、前記第２の実施形態
の終端回路２４０，２５０での抵抗素子２４１，２４
２，２４３をそれぞれＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦ
ＥＴのトランジスタ対３４１と３４２，３４３と３４
４，３４５と３４６を用いて構成している。各トランジ
スタ対の抵抗値はそれぞれ対応する抵抗の抵抗値に等し
くなる様に設定することは言うまでもない。この場合、
各トランジスタは非飽和領域で使用する事が望ましい
為、活性化信号３７２のＨレベルはＶｃｃｑより高い電
圧、活性化信号３７３のＬレベルはＧＮＤより低い電圧
を使用すると各トランジスタ対を抵抗素子として使用で
きる電源電圧の範囲が広がる。また、前記各終端回路３
４０，３５０はＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴを
各々１段づつで抵抗素子を構成しているが、複数段のた
て積みに接続されたトランジスタを用いてもよい。
第２の終端回路３４０，３５０は、前記第２の実施形態
の終端回路２４０，２５０での抵抗素子２４１，２４
２，２４３をそれぞれＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦ
ＥＴのトランジスタ対３４１と３４２，３４３と３４
４，３４５と３４６を用いて構成している。各トランジ
スタ対の抵抗値はそれぞれ対応する抵抗の抵抗値に等し
くなる様に設定することは言うまでもない。この場合、
各トランジスタは非飽和領域で使用する事が望ましい
為、活性化信号３７２のＨレベルはＶｃｃｑより高い電
圧、活性化信号３７３のＬレベルはＧＮＤより低い電圧
を使用すると各トランジスタ対を抵抗素子として使用で
きる電源電圧の範囲が広がる。また、前記各終端回路３
４０，３５０はＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴを
各々１段づつで抵抗素子を構成しているが、複数段のた
て積みに接続されたトランジスタを用いてもよい。
【００３３】なお、入力遅延回路３４０、インバータ３
２は第２の実施形態と同一である。また、制御回路３５
０についても第２の実施形態の制御回路２７０とほぼ同
等であるが、第１及び第２の終端回路３４０，３５０の
Ｎ型ＭＯＳＦＥＴの活性化信号５７２のＨレベルをＶｃ
ｃｑ電位より高いレベルに、Ｐ型ＭＯＳＦＥＴの活性化
信号５７３のＬレベルをＧＮＤ電位より低いレベルに変
換する電圧レベル変換回路３７８，３７９を設けてい
る。
２は第２の実施形態と同一である。また、制御回路３５
０についても第２の実施形態の制御回路２７０とほぼ同
等であるが、第１及び第２の終端回路３４０，３５０の
Ｎ型ＭＯＳＦＥＴの活性化信号５７２のＨレベルをＶｃ
ｃｑ電位より高いレベルに、Ｐ型ＭＯＳＦＥＴの活性化
信号５７３のＬレベルをＧＮＤ電位より低いレベルに変
換する電圧レベル変換回路３７８，３７９を設けてい
る。
【００３４】ここで、図４は前記第１〜３の実施形態の
各遅延回路における一連の動作波形を示した図である。
図４（ａ）は典型的なＰ型ＭＯＳＦＥＴの能力とＮ型Ｍ
ＯＳＦＥＴの能力比の時の波形であり、図４（ｂ）は製
造バラツキ等の条件が振れてＰ型ＭＯＳＦＥＴの能力が
高く、Ｎ型ＭＯＳＦＥＴの能力が低くなったときの波形
である。
各遅延回路における一連の動作波形を示した図である。
図４（ａ）は典型的なＰ型ＭＯＳＦＥＴの能力とＮ型Ｍ
ＯＳＦＥＴの能力比の時の波形であり、図４（ｂ）は製
造バラツキ等の条件が振れてＰ型ＭＯＳＦＥＴの能力が
高く、Ｎ型ＭＯＳＦＥＴの能力が低くなったときの波形
である。
【００３５】なお、以上の各実施形態は、本発明をＤＬ
Ｌ回路の遅延素子としての遅延回路に適用した例てある
が、図７に示したクロック供給用半導体回路について
も、当該クロック供給用半導体回路を構成する入力初段
回路、出力回路、遅延回路をそのまま、あるいは縮小し
た回路で遅延回路を構成することにより、前記した顕著
な作用効果を期待することが可能である。
Ｌ回路の遅延素子としての遅延回路に適用した例てある
が、図７に示したクロック供給用半導体回路について
も、当該クロック供給用半導体回路を構成する入力初段
回路、出力回路、遅延回路をそのまま、あるいは縮小し
た回路で遅延回路を構成することにより、前記した顕著
な作用効果を期待することが可能である。
【００３６】
【発明の効果】以上説明したように本発明は、半導体記
憶装置を構成するＤＬＬ回路やクロック供給用半導体回
路に設けられる遅延素子として、これらの回路を構成す
る入力初段回路、出力回路、遅延回路等と同一の回路、
あるいはこれを縮小した回路を用いて構成した遅延回路
に置き換えることにより、半導体記憶装置において入力
初段回路、出力回路等の遅延時間と同じ遅延時間が得ら
れ、遅延量の正確な合わせ込みが可能となる。また、終
端回路が外付けされた場合でも、この終端回路と同じ、
あるいは縮小した終端回路を遅延回路に接続することよ
り、その遅延量の合わせ込みが可能となる。また、出力
遅延回路として、Ｈ出力とＬ出力の第１及び第２の出力
遅延回路を備えることにより、Ｈ出力時の遅延時間とＬ
出力時の遅延時間が異なった場合にも、その中間の遅延
量が得られ、適正な遅延量の合わせ込みが可能となる。
この合わせ込みは、電圧、温度、製造バラツキ、周波数
等において広い範囲にわたって可能となる。さらに、遅
延回路を構成する前記各回路を縮小した構成とすること
により、小型化が可能で、消費電流を抑えることが可能
となる。
憶装置を構成するＤＬＬ回路やクロック供給用半導体回
路に設けられる遅延素子として、これらの回路を構成す
る入力初段回路、出力回路、遅延回路等と同一の回路、
あるいはこれを縮小した回路を用いて構成した遅延回路
に置き換えることにより、半導体記憶装置において入力
初段回路、出力回路等の遅延時間と同じ遅延時間が得ら
れ、遅延量の正確な合わせ込みが可能となる。また、終
端回路が外付けされた場合でも、この終端回路と同じ、
あるいは縮小した終端回路を遅延回路に接続することよ
り、その遅延量の合わせ込みが可能となる。また、出力
遅延回路として、Ｈ出力とＬ出力の第１及び第２の出力
遅延回路を備えることにより、Ｈ出力時の遅延時間とＬ
出力時の遅延時間が異なった場合にも、その中間の遅延
量が得られ、適正な遅延量の合わせ込みが可能となる。
この合わせ込みは、電圧、温度、製造バラツキ、周波数
等において広い範囲にわたって可能となる。さらに、遅
延回路を構成する前記各回路を縮小した構成とすること
により、小型化が可能で、消費電流を抑えることが可能
となる。
【図１】本発明の第１の実施形態による遅延回路の回路
構成を示す回路図である。
構成を示す回路図である。
【図２】本発明の第２の実施形態による遅延回路の回路
構成を示す回路図である。
構成を示す回路図である。
【図３】本発明の第３の実施形態による遅延回路の回路
構成を示す回路図である。
構成を示す回路図である。
【図４】第１ないし第３の実施形態の遅延回路の一連の
動作波形を示した図である。
動作波形を示した図である。
【図５】本発明の対象となるディジタルＤＬＬ回路のブ
ロック図である。
ロック図である。
【図６】図５のディジタルＤＬＬ回路におけるタイミン
グチャートである。
グチャートである。
【図７】本発明の対象となるクロック供給半導体回路の
ブロック図である。
ブロック図である。
【図８】図７のクロック供給半導体回路におけるタイミ
ングチャートである。
ングチャートである。
【図９】入力初段回路の一例を示す回路図である。
【図１０】出力回路の一例を示す回路図である。
【図１１】終端回路の一例を示す回路図である。
【図１２】従来の遅延回路の回路構成を示す回路図であ
る。
る。
【図１３】ＤＤＲ−ＳＤＲＡＭにおけるＲＥＡＤ時の動
作規定を示した図である。
作規定を示した図である。
【符号の説明】 １，２ 出力イネーブル信号 ３ ＣＬＫ側入力初段回路出力信号 ４ 遅延回路入力信号（ディジタルＤＬＬ回路におけ
る） ５ 遅延回路出力信号（ディジタルＤＬＬ回路におけ
る） ６，７ 遅延回路制御信号（クロック供給半導体回路に
おける） ８ 遅延回路列入力信号（クロック供給半導体回路にお
ける） ９，１９ 遅延回路列出力信号（クロック供給半導体回
路における） １０ 遅延回路入力信号 １７ 遅延回路出力信号（クロック供給半導体回路にお
ける） １２，１３ 出力遅延回路出力信号 １４，１５ 終端回路出力信号 １６ 遅延回路出力信号 １００，１２０，２００，２２０，３００，３２０ 出
力遅延回路 １４０，１５０，２４０，２５０，３４０，３５０，５
３０ 終端回路 １６０，２６０，３６０ 入力遅延回路 １７０，２７０，３７０ 制御回路 ３７８，３７９ レベル変換回路 ５０１ 入力初段回路 ５０２ 遅延素子列（ディジタルＤＬＬ回路における） ５０３ 位相比較器 ５０４ 制御回路 ５０６ バッファリング回路 ５００，５１０ 出力イネーブル信号生成システム（デ
ィジタルＤＬＬ回路における） ５２０ 出力回路 ７００，８１０ 出力イネーブル信号生成システム（ク
ロック供給半導体回路における） ７０２，７１１ フリップフロップ回路 ７０６ ＯＲ回路 ７１０，７８０ 制御回路（クロック供給半導体回路に
おける） ７１２，７７３ ＡＮＤ回路 ７２０，７３０，７４０，７５０ 遅延回路（クロック
供給半導体回路における） ７６０，７９０ 遅延回路列（クロック供給半導体回路
における） ７７０，８００ パルス生成回路 １１，２１，３１，１０３〜１０８，１１１〜１１４，
１２３〜１２８，１３１〜１３４，１６５，１６７，１
７６，２０３〜２０８，２１１〜２１４，２１７，２１
８，２２３〜２２８，２３１〜２３４，２３７，２３
８，２６５，２６７，２６８，２７６，３０３〜３０
８，３１１〜３１４，３１７，３１８，３２３〜３２
８，３３１〜３３４，３３７，３３８，３６５，３６
７，３６８，３７６，７０１，７０３，７０５，７７
２，９１０，９１２，９１４，１０００〜１００５，１
０１４〜１０１９，１２００〜１２０７ インバータ １０１，１１０，１２１，１３０，１４４，１５４，１
６１，１６２，２０１，２１０，２１５，２２１，２３
０，２３５，２４５，２５５，２６１，２６２，３０
１，３１０，３１５，３２１，３３０，３３５，３４
２，３４３，３４５，３５２，３５３，３５５，３６
１，３６２，７２１，９００〜９０３，１００７，１０
０９，１０１１，１０１３，１０２０ Ｐ型ＭＯＳＦＥ
Ｔ １０２，１０９，１２２，１２９，１６３，１６４，２
０２，２０９，２１６，２２２，２２９，２３６，２４
６，２５６，２６３，２６４，３０２，３０９，３１
６，３２２，３２９，３３６，３４１，３４４，３４
６，３５１，３５４，３５６，３６３，３６４，７２
２，９０４〜９０９，１００６，１００８，１０１０，
１０１２，１０２１ Ｎ型ＭＯＳＦＥＴ １４１，１４２，１５１，１５２，２４１，２４２，２
４３，２５１，２５２，２５３，１１００，１１０１
抵抗素子 １４３，１５３，２４４，２５４，３４７，３５７，１
１０２，１２０８，１２０９ 容量素子 １６６，２６６，３６６，９１３ ＮＡＮＤ回路 １７１，２７１，３７１ ＳＲフリップフロップ回路 １７２，１７３，１７４，２７２，２７３，２７４，３
７２，３７３，３７４活性化信号 １７５，２７５，３７５，５０５，７０４，７７１，９
１１ 遅延素子 １７７，２７７，３７７ リセット信号
る） ５ 遅延回路出力信号（ディジタルＤＬＬ回路におけ
る） ６，７ 遅延回路制御信号（クロック供給半導体回路に
おける） ８ 遅延回路列入力信号（クロック供給半導体回路にお
ける） ９，１９ 遅延回路列出力信号（クロック供給半導体回
路における） １０ 遅延回路入力信号 １７ 遅延回路出力信号（クロック供給半導体回路にお
ける） １２，１３ 出力遅延回路出力信号 １４，１５ 終端回路出力信号 １６ 遅延回路出力信号 １００，１２０，２００，２２０，３００，３２０ 出
力遅延回路 １４０，１５０，２４０，２５０，３４０，３５０，５
３０ 終端回路 １６０，２６０，３６０ 入力遅延回路 １７０，２７０，３７０ 制御回路 ３７８，３７９ レベル変換回路 ５０１ 入力初段回路 ５０２ 遅延素子列（ディジタルＤＬＬ回路における） ５０３ 位相比較器 ５０４ 制御回路 ５０６ バッファリング回路 ５００，５１０ 出力イネーブル信号生成システム（デ
ィジタルＤＬＬ回路における） ５２０ 出力回路 ７００，８１０ 出力イネーブル信号生成システム（ク
ロック供給半導体回路における） ７０２，７１１ フリップフロップ回路 ７０６ ＯＲ回路 ７１０，７８０ 制御回路（クロック供給半導体回路に
おける） ７１２，７７３ ＡＮＤ回路 ７２０，７３０，７４０，７５０ 遅延回路（クロック
供給半導体回路における） ７６０，７９０ 遅延回路列（クロック供給半導体回路
における） ７７０，８００ パルス生成回路 １１，２１，３１，１０３〜１０８，１１１〜１１４，
１２３〜１２８，１３１〜１３４，１６５，１６７，１
７６，２０３〜２０８，２１１〜２１４，２１７，２１
８，２２３〜２２８，２３１〜２３４，２３７，２３
８，２６５，２６７，２６８，２７６，３０３〜３０
８，３１１〜３１４，３１７，３１８，３２３〜３２
８，３３１〜３３４，３３７，３３８，３６５，３６
７，３６８，３７６，７０１，７０３，７０５，７７
２，９１０，９１２，９１４，１０００〜１００５，１
０１４〜１０１９，１２００〜１２０７ インバータ １０１，１１０，１２１，１３０，１４４，１５４，１
６１，１６２，２０１，２１０，２１５，２２１，２３
０，２３５，２４５，２５５，２６１，２６２，３０
１，３１０，３１５，３２１，３３０，３３５，３４
２，３４３，３４５，３５２，３５３，３５５，３６
１，３６２，７２１，９００〜９０３，１００７，１０
０９，１０１１，１０１３，１０２０ Ｐ型ＭＯＳＦＥ
Ｔ １０２，１０９，１２２，１２９，１６３，１６４，２
０２，２０９，２１６，２２２，２２９，２３６，２４
６，２５６，２６３，２６４，３０２，３０９，３１
６，３２２，３２９，３３６，３４１，３４４，３４
６，３５１，３５４，３５６，３６３，３６４，７２
２，９０４〜９０９，１００６，１００８，１０１０，
１０１２，１０２１ Ｎ型ＭＯＳＦＥＴ １４１，１４２，１５１，１５２，２４１，２４２，２
４３，２５１，２５２，２５３，１１００，１１０１
抵抗素子 １４３，１５３，２４４，２５４，３４７，３５７，１
１０２，１２０８，１２０９ 容量素子 １６６，２６６，３６６，９１３ ＮＡＮＤ回路 １７１，２７１，３７１ ＳＲフリップフロップ回路 １７２，１７３，１７４，２７２，２７３，２７４，３
７２，３７３，３７４活性化信号 １７５，２７５，３７５，５０５，７０４，７７１，９
１１ 遅延素子 １７７，２７７，３７７ リセット信号
Claims (7)
- 【請求項１】 クロック信号が入力される入力初段回路
と、前記入力初段回路から出力される信号に基づいてデ
ータを出力する出力回路と、前記クロック信号と前記出
力回路から出力される前記データとのタイミング同期を
とるために前記入力初段回路からの信号を遅延させるた
めの遅延素子とを備える半導体記憶装置において、前記
遅延素子は、前記出力回路と同一又は同等な回路構成の
出力遅延回路と、前記入力初段回路と同一又は同等な回
路構成の入力遅延回路とを含んだ遅延回路として構成さ
れることを特徴とする半導体記憶装置。 - 【請求項２】 前記半導体記憶装置は、１クロック周期
でデータの入出力を２回行うダブルデータレータ仕様の
半導体記憶装置である請求項１に記載の半導体記憶装
置。 - 【請求項３】 前記遅延回路は、前記出力回路の少なく
ともアクセスパスの回路と等しい回路構成をした第１の
出力遅延回路と、前記第１の出力遅延回路と等しい回路
構成をして逆相で動作する第２の出力遅延回路と、前記
第１及び第２の出力遅延回路からの遅延信号を受けて動
作し、前記入力初段回路と等しい回路構成をした入力遅
延回路とを有し、前記クロック信号が入力されると、前
記第１の出力遅延回路は前記出力回路でのＬ出力時の遅
延時間と等しい遅延時間を持った信号を出力し、前記第
２の出力遅延回路は前記出力回路でのＨ出力時の遅延時
間と等しい遅延時間を持った信号を出力し、これら２つ
の遅延信号を受けて前記入力遅延回路は前記入力初段回
路の遅延時間と等しい遅延時間を持った信号を出力する
ことを特徴とする請求項１又は２に記載の半導体記憶装
置。 - 【請求項４】 前記第１及び第２の出力遅延回路から出
力される大振幅の信号をそれぞれ小振幅信号に変換して
前記入力遅延回路に入力する第１及び第２の終端回路を
備えたことを特徴とする請求項３に記載の半導体記憶装
置。 - 【請求項５】 前記第１及び第２の出力遅延回路と前記
入力遅延回路は、前記出力回路及び入力初段回路に比較
して回路サイズを縮小した構成である請求項３又は４に
記載の半導体記憶装置。 - 【請求項６】 前記第１及び第２の出力遅延回路に設け
られる出力トランジスタには、ダミーの出力トランジス
タが接続されている請求項３ないし５のいずれかに記載
の半導体記憶装置。 - 【請求項７】 前記出力遅延回路に基準となる信号が入
力された後、前記入力遅延回路及び終端回路をある適当
な時間で活性化し、前記入力遅延回路から信号が出力さ
れた後、前記入力遅延回路及び終端回路をある適当な時
間で非活性化する制御回路を有する請求項４ないし６の
いずれかに記載の半導体記憶装置。
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| JP10370171A JP2000195263A (ja) | 1998-12-25 | 1998-12-25 | 半導体記憶装置 |
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