SE500929C2 - Signalbehandlingskrets och förfarande för fördröjning av en binär periodisk insignal - Google Patents

Description

15 20 30 35 500 92.9 som mottages och divideras av divisionskretsen, så att den dividerade signalen får samma frekvens som referenssignalen.

Den spânningsstyrda oscillatorn utgörs av en ringoscillator som innefattar ett flertal seriekopplade fördröjningselement med variabel fördröjning. Från fördröjningselementen tappas signaler av till en programmerbar matrisvâlj are. Genom att programmera matrisväljaren kan signaler med frekvenser som âr multipler av referenssignalens frekvens eller signaler som är fördröjda relativt referenssignalen erhållas .

I patentansökan GB 2 199 457 A visas en krets för dubblering av frekvensen för en binär inkommande datasignal. Datasignalen fördröjs i ett variabelt fördröjningsorgan. Datasignalen och den fördröjda datasignalen kombineras sedan logiskt i en krets som därvid avger en utsignal med dubbel frekvens relativt insignalen.

Utsignalen och insignalen utnyttjas för att reglera in för- dröjningsorganets fördröjning, så att ett puls-paus-förhållande 50/50 uppnås.

I patentansökan GB 2 130 825 A redogörs för en fördröjningskrets som innefattar ett antal seriekopplade transistorer utförda i så kallad IZL-teknik. En faskomparator jämför en insignals fas med en fördröjd insignals fas. Varje transistors fördröjning korrigeras med ledning av fasjâmförelsen så att önskad för- dröjning erhålls.

I patentet GB 1 561 465 visas en krets för att ändra en insignals frekvens. Insignalen frekvensdelas först i en division- skrets och fördröjs sedan i en fördröjningskrets med seriekoppla- de fördröjningselement som har flera avtappningar. Den dividerade signalen och flertalet fördröjda signaler kombineras logiskt i en logisk krets så att en utsignal med önskad frekvens erhålls.

I IBM Technical Disclosure Bulletin, vol. 34, nr. 3, augusti 1991 visas en krets för att dubblera en insignals frekvens. Insignalen fördröjs i ett fördröjningsorgan, vilket fördröjningsorgans fördröjning kan regleras med en styrspânning. Insignalen och den fördröjda signalen kombineras i en logisk krets så att en signal 10 15 20 25 30 500 929 med dubbel frekvens relativt insignalen erhålles. Denna signal omvandlas liksom den fördröjda insignalen i en krets som omvandlar signalens puls-paus-förhållande till spänningar. Dessa två spänningar jämförs i en komparator som avger styrspânningen som reglerar fördröjningsorganets fördröjning.

I JP 61-16 37 15 (A) visas seriekopplade fördröjningselement 1 som utnyttjas för att erhålla s.k. flerfasklockor. Fördröjda signaler avges från fördröjningselementen och varje fördröjd signal kombineras logiskt tillsammans med en inverterad fördröjd signal i en tvåingångars OCH-grind. Utsignalerna utnyttjas sedan till flerfasklockor.

Ovan nämnda skrifter löser problemet att multiplicera en klocksignals frekvens och att fördröja en klocksignal. Problemet att alstra de fördröjda signalerna som utnyttjas för att extrahera den multiplicerade signalen med tillräckligt hög noggrannhet kvarstår dock.

Redogörelse för uppfinningen Ändamålet med föreliggande uppfinning är att åstadkomma en signalbehandlingskrets för fördröjning av en binâr periodisk insignal med mycket hög noggrannhet i tidsfördröjningen. Kretsen innefattar minst två seriekopplade fördröjningsorgan, vilka vart och ett avger en utsignal som är fördröjd relativt den binära insignalen. Vart och ett av fördröjningsorganen innefattar ett flertal seriekopplade fördröjningselement. Efter varje för- dröjningselement finns en avtappning där utsignalen från fördröjningsorganet kan tas ut. Genom att styra från vilken avtappning utsignalen skall tas ut, kan man variera fördröjnings- organets tidsfördröjning. Genom att också fasjämföra den binära insignalen med utsignalen från ett av fördröjningsorganen, kan man reglera kretsen så att fasskillnaden mellan de två jämförda signalerna uppgår till ett förutbestâmt antal halva perioder av insignalen och så att vart och ett av fördröjningsorganen får lika stor tidsfördröjning. Samtliga fördröjningselement âr tillverkade samtidigt genom gemensamma processteg i en och samma 10 15 20 25 30 500 929 halvledarprocess, vilket gör att alla fördröjningselementen sinsemellan får lika fördröjningstid. Man uppnår på så sätt mycket god noggrannhet i fördröjningen. Tidsfördröjningens upplösning, d v s förhållandet mellan fördröjningstiden för ett fördröjningselement och fördröjningstiden för ett fördröjnings- organ, kan kontrolleras genom att integrera olika stort antal fördröjningselement i varje fördröjningsorgan. Ju större antal fördröjningselement som ingår i fördröj ningsorganen, desto större upplösning erhålles.

Signalbehandlingskretsen kan integreras på ett och samma halvledarchip och lämpar sig väl för serietillverkning. Konstruk- tionen âr digital, vilket gör att fasdetektorn blir mycket enkel och därmed kräver lite utrymme.

Med föreliggande uppfinning ökas noggrannheten i de fördröjda signalerna. Om man utnyttjar de fördröjda signalerna för att åstadkomma en multiplicerad klocksignal ökar därmed även kvalitén på den multiplicerade klocksignalen.

Uppfinningen har de kännetecken som framgår av bifogade patent- krav och kommer nu att beskrivas närmare med hjälp av ett föredraget utföringsexempel och med hänvisning till bifogade ritningar.

Pigurbeskrivning Pig. l visar ett enkelt blockschema av en signalbehandlingskrets innefattande ett styrorgan och tre fördröjningsorgan enligt uppfinningen.

Fig. 2 visar blockschemat i fig. 2 i mer detaljerad form.

Fig. 3 visar ett kretsschema över ett fördröjningsorgan från fig. l.

Fig. 4 visar två klockdiagram för fasdetektorn enligt fig. 2.

Fig. 5 visar ett blockschema för tillståndskretsen enligt fig. 2. 10 15 25 30 35 500 929 Fig. 6 visar ett blockschema över en anordning enligt upp- finningen för att multiplicera en klocksignal samt tillhörande klockdiagram.

Fig. 7 visar en även den ett blockschema över en anordning för att multiplicera en klocksignal samt tillhörande klockdiagram.

Fig. 8 visar ett blockschema över en anordning för att utjämna puls-paus-förhållandet för en klocksignal med ojämnt sådant och ett tillhörande klockdiagram.

Föredragna utföringsforner Fig. l visar en signalbehandlingskrets enligt uppfinningen och hur denna krets i princip fungerar. En binär periodisk insignal S0, som kan anta värdena 0 eller l såsom visas i fig. 4, fördröjs i tre seriekopplade fördröjningsorgan Dl, D2 och D3, vilka avger varsin utsignal S1, S2, resp S3. Fördröjningsorganens fördröjning är variabel genom påverkan av styrsignaler V0-V4 från ett styrorgan l. Signalen S3 från det tredje fördröjningsorganet D3 och insignalen S0 fasjämförs i styrorganet 1. Vid styrorganets 1 styrutgångar U0-U4 avges då styrsignalerna V0-V4, vilka styrsig- naler V0-V4 utnyttjas för att styra fördröjning så att utsignalen S3 från det tredje fördröjnings- fördröj ningsorganens organet D3 relativt insignalen S0 är fördröjd en period av insignalen och så att vart och ett av fördröjningsorganen har lika stor fördröjningstid. Detta gör att utsignalerna S1,S2 och S3 är fördröjda en tredjedels period sinsemellan. S1 är då relativt S0 fördröjd en tredjedel av periodtiden och S2 är fördröjd två tredjedelar av periodtiden medan S3 är fördröjd en hel periodtid. Fördröjningsorganen Dl, D2 och D3 innefattar vardera ett stort antal fördröjningselement 20A-24A, vilket gör att fördröj ningens noggrannhet blir mycket hög. Detta visas och förklaras närmare nedan. Han kan även tänka sig att koppla på ytterligare ett fördröjningsorgan D5 till de seriekopplade fördröjningsorganen D1-D3 såsom visas i figur 1 med streckade linjer. Då jâmföres lämpligen signalens Sl och utsignalens S5 faser i styrorganet l. Resultatet av fasj ämförelsen utnyttjas 10 15 20 25 30 35 500 929 liksom tidigare för att styra fördröjningsorganens fördröjning och i detta fall så att signalen S5 är fördröjd en period relativt signalen S1. Alternativt kan signalerna S0 och S3 tillföras styrorganet 1 och signalen S5 utnyttjas endast som fördröjd signal.

Fig. 2 visar en utföringsform av signalbehandlingskretsen i fig. 1 mer i detalj. Styrorganet 1 innefattar en fasdetektor 2 som mottager signalen S0 och signalen S3. Fasdetektorn jämför de båda signalernas S0 och S3 faser och avger en fassignal '1'2 som är en logisk nolla om signalen S3 är fördröjd mer än en period av insignalen och en logisk etta om signalen S3 är fördröjd mindre än en period av insignalen S0. Den logiska ettan eller nollan mottages av en tillståndskrets 3 som lagrar signalen ett antal klockperioder, i detta fall 8 klockperioder. Därefter avger tillståndskretsen 3 en tillståndssignal T3 till en räknekrets 4 av binârtyp som därvid antingen räknar upp eller räknar ner beroende på värdet av tillståndssignalen T3. Tillståndskretsens funktion och uppbyggnad förklaras närmare i samband med fig. 5 och fasdetektorns funktion visas närmare i samband med fig. 4.

Râknekretsen 4 avger i sin tur en räknesignal 'I'4 med uppgift om räknekretsens 4 innehåll till en avkodare 5. Avkodaren 5 tolkar innehållet i râknesignalen T4 och aktiverar en av sina flera styrutgångar betecknade U0-U4, vilka styrutgångar U0-U4 avger de respektive styrsignalerna V0-V4. I figuren visas även för- dröj ningsorganen D1-D3 . Vart och ett av fördröjningsorganen D1-D3 består av ett flertal seriekopplade fördröjningselement 20A-24A och har vardera styringångar Iß-Lll. Efter varje fördröjnings- element 20A-24A kan utsignalen tappas av och föras vidare direkt till nâstföljande fördröjningsorgans ingång, eller om det är utsignalen från det sista fördröjningsorganet D3, föras vidare för fasjämförelse i fasdetektorn 2.

Avkodarens 5 styrutgång U0 är förbunden med styringángen LO hos vart och ett av fördröjningsorganen D1-D3 . På motsvarande sätt är avkodarens övriga styrutgångar U1-U4 anslutna till de motsvarande styringångarna L1-L4 hos vart och ett av fördröjningsorganen. Vid avkodarens 5 styrutgångar U0-U4 avges styrsignalerna V0-V4 vilka 10 15 20 25 30 35 500 929 styr fördröjningsorganens fördröjning. Avkodaren 5 styr sålunda fördröjningsorganens D1-D3 fördröjning samtidigt och på ett sådant sätt att vart och ett av fördröjningsorganens fördröjning blir lika genom att ett lika stort antal fördröjningselement i varje fördröjningsorgan D1-D3 kopplas in. Fördröjningselementens 20A-24A inbördes fördröjning är nämligen lika, vilket närmare behandlas i samband med fig. 3. Den sammanlagda fördröjningen för samtliga fördröjningsorgan D1-D3 uppgår till en period av insignalen, vilket åstadkommas med hjälp av inregleringen genom fasdetektorn 2.

Fig. 3 visar en utföringsform av det variabla fördröjningsorganet D1 från fig. 1 mer i detalj. Fördröjningsorganet innefattar de seriekopplade fördröjningselementen 20A-24A, vilka i. sin tur innefattar seriekopplade fördröjningsbuffertar 20C-24C, samt buffertelement 20B-24B som är förbundna med avkodaren 5 genom styringångarna L0-L4. Insignalen S0 kan fördröjas olika lång tid genom att den passerar genom olika många fördröjningselement 20A- 24A. Efter varje fördröjningsbuffert 20C-24C kan utsignalen S1 tappas av till fördröjningsorganets D1 utgång via buffertelemen- ten 20B-24B. Exempelvis kan signalen S0 passera fördröjnings- buffert 20C och sedan tappas av via buffertelementet 20B.

Signalen fördröjs då den mista möjliga tiden. Man kan även låta signalen S0 passera genom fördröjningsbuffert 20C-24C och sedan tappas av genom buffertelement 24B, varvid signalen har fördröjts längsta möjliga tid. Fördröjningsorganens tidsfördröjning är således stegvis variabel. Avkodaren 5 avger en av styrsignalerna V0-V4 från en motsvarande av sina styrutgångar U0-U4 till motsvarande buffertelement 20B-24B. Exempelvis avges styrsignalen V2 från styrutgången U2 till buffertelementet 228. Avkodaren styr sålunda genom vilket buffertelement signalen skall tappas av och på så sätt kan det buffertelement som.ger erforderlig fördröjning kopplas in. Motsvarande buffertelement 20B-24B kopplas in samtidigt i vart och ett av de seriekopplade fördröjningsorganen D1-D3. Avkodaren 5 är lämpligen utförd så att när omslag sker från ett buffertelement till ett annat buffertelement, så aktiveras det buffertelement som skall kopplas in, innan det buffertelement som skall kopplas ur deaktiveras. Exempelvis 10 15 20 25 30 35 500 929 aktiveras buffertelementet 238 innan buffertelementet 22B deaktiveras om omslag skall ske från buffertelement 223 till buffertelement 238. På så sätt undviker man spänningsspikar som annars kan uppstå på fördröjningsorganens D1-D3 utgångar vid omslag mellan två buffertelement. Både fördröjningsbuffertna 20C- 24C och buffertelementen 203-243 kan realiseras som vardera två seriekopplade inverterare i t ex C-MOS-teknik. Var och en av inverterarna är, i denna realisering, i sin tur belastad med en inverterare för att åstadkomma en känd last för de seriekopplade inverterarna. En inverterare i C-MOS- teknik finns närmare beskriven i boken ”Digital Teknik" av P-E.

Danielsson et al, kap. 4 sid 85, utgiven av Studentlitteratur 1977.

Med denna typ av fördröjningsorgan uppnås mycket god noggrannhet i tidsfördröjningen genom att samtliga fördröjningselement i enlighet med uppfinningen är tillverkade samtidigt genom gemensamma processteg i en och samma halvledarprocess, lämpligen på ett och samma halvledarchip. Detta gör att fördröjnings- elementen 20A-24A sinsemellan får lika fördröjningstid. Man säkerställer då att fördröjningsorganen D1-D3 fördröjer in- signalen lika mycket, eftersom ett lika antal fördröjningselement är inkopplade i varje fördröjningsorgan. Själva framställningen av fördröjningselementen är känd och uppfinningstanken omfattar utnyttjandet av dessa fördröjningselement i ett förfarande och en signalbehandlingskrets enligt uppfinningen.

Spridningen mellan 20A-24A tidsför- dröjning, när fördröjningselementen är integrerade på ett och fördröj ningselementens samma chip, överstiger inte storleken av några promille.

Det har visat sig att fördröjningselementens fördröjning, p g a variationer i processparametrar såsom temperatur och tid m.m., kan skilja sig väsentligt för olika fördröjningselement som inte är tillverkade vid samma processtillfälle. Detta sammantaget med variationer i arbetstemperatur och driftspânning samt elementens åldring gör att fördröjningselementens fördröjning kan skilja sig åt med en faktor 3 eller mer, när fördröjningselementen är 10 15 25 30 500 929 tillverkade vid skilda tillfällen eller inte är integrerade i samma chip.

I figuren 3 visas för enkelhets skull endast fem fördröjnings- element 20A-24A i varje fördröjningsorgan. I verkligheten är antalet mycket större, exempelvis 128 stycken fördröj ningselement i varje fördröjningsorgan D1-D3. Genom att öka antalet för- dröjningselement ökas också tidsfördröjningens upplösning. Med upplösningen åsyftas här förhållandet mellan fördröjningstiden för ett fördröjningselement och den maximala fördröjningstiden för ett fördröjningsorgan. I praktiken begränsas kretsens noggrannhet av upplösningen.

Ett fördröjningsorgan med fördröjningselementen tillverkade på samma chip är kommersiellt tillgängligt, vilket visas i US 5,095,233. En typisk fördröjningstid för ett fördröjningselement är 0.1 - 0.5 ns, men även andra tider, både längre och kortare, kan åstadkommas.

Vid omslag mellan två fördröjningselement, d v s antingen när antalet aktiva fördröjningselement 20A-24A ökas eller när antalet aktiva fördröjningselement minskas, finns risk att spännings- spikar utgången. Utgångsledningen emellertid detta fenomen genom att dess egenkapacitans häller uppträder på motverkar kvar värdet på ledningen när spänningsspikar uppträder. I figur 3 symboliseras egenkapacitansen för utgången hos fördröjnings- organ D1 med kapacitansen Cl. Motsvarande kapacitans finns efter samtliga fördröjningsorganen. För att ytterligare förhindra att spänningsspikar fortplantas i kretsen kan man komplettera ledningens egenkapacitans med en yttre kapacitans. Eftersom spänningsspikar ofta uppträder i samband med uppräkning eller nedräkning av räknekretsen 4 kan man genom att utnyttja en râknekrets som använder så kallad Graykod ytterligare motverka effekten av spänningsspikar. En sådan räknekrets ändrar vid uppräkning eller nedräkning endast innehållet i en av dess bitar i taget, så att så lite störningar som möjligt fortplantas. 10 15 20 25 30 35 10 500 929 Fig. 4 visar ett klockdiagram för signalerna S0 och S3 samt för signalerna Tl och T2 hos fasdetektorn 2, vilka samtliga signaler antar värdena 0 eller 1. I figur 4 visas även en tidsaxel som visar tiden r. Signalen S0 utnyttjas som en binâr klocksignal med en förutbestämd frekvens. Signalen S3 är även den binär och har samma frekvens som signalen S0, Fas- detektorn 2 enligt figur 2 utnyttjas för att reglera in signalen S3 så att den är fördröjd en period relativt insignalen S0. Detta men är tidsförskj uten . görs genom att fördröjningsorganens D1-D3 fördröjning styrs av fasdetektorn 2 via tillståndskretsen 3, räknekretsen 4 och avkodaren 5.

Fasdetektorn 2 har två ingångar och en utgång och innefattar tvä seriekopplade D-vippor 41 och 42. D-vippans funktion torde vara välbekant för fackmannen men beskrivs kortfattat nedan. D-vippan har en klockingâng, en dataingàng och en datautgång. Den mottager vid sin klockingâng en binâr klocksignal med en förutbestämd frekvens. Vid sin dataingàng mottager den en binâr signal. Den binära signalen vid dataingången läses ut från vippans datautgång vid en positiv klockflank, d v s varje gång klocksignalen ändrar tillstånd från låg till hög. I föreliggande fall mottager D-vipporna 41 och 42 den binära insignalen S0 som klocksignal.

Fasdetektorn 2 jämför fasen mellan signalerna S0 och S3. Signalen S0 tillförs båda vippornas klockingâng medan signalen S3 tillförs den första D-vippans 41 dataingång. Den första D-vippans 41 datautgång avger en signal Tl och är ansluten till den andra vippans 42 dataingång. Den andra vippan 42 avger vid sin datautgång en fassignal T2 till tillståndskretsen 3.

Den övre delen av klockdiagrammet i fig. 4 visar signalen S3 fördröjd för mycket, d v s mer än en period, relativt signalen S0. En sträcka Af indikerar fördröjningsfelet. Den första D-vippans 41 datautgång läser vid insignalens S0 positiva flank vid en tidpunkt fl ut en logisk signal Tl=0 som mottages av den andra vippans 42 dataingång. Den andra vippans 42 datutgång utläser den logiska fassignalen T2 = 0 vid nästa positiva klockflank vid en tidpunkt 12. Fassignalen T2 från den andra 10 15 20 25 30 35 11 sno 929 vippans utgång tillförs en ingång till tillstándskretsen 3 enligt figur 2. Tillståndskretsen 3 avger en tillståndssignal T3 som styr räknekretsen 4 med jämna mellanrum, där tiden mellan varje tillståndssignal T3 till räknekretsen 4 är så stor att reglering- en, i. form av ökning eller minskning av antalet aktiva för- dröjningselement, hinner mätas i fasdetektorn 2. I detta utföringsexempel är denna tid 8 perioder av insignalen S0. När räknekretsen 4 mottager tillståndssignalen T3=0 minskas räknek- retsens 4 innehåll och en räknesignal T4 avges till avkodaren 5, varvid fördröjningen i vart och ett av fördröjningsorganen D1-D3 minskas, genom att det sista av de aktiva fördröjningselementen kopplas ur och det föregående fördröjningselementet kopplas in.

Klockdiagrammets undre del visar situationen när signalen S3 är fördröjd för lite, d v s mindre än en period, relativt den binära insignalen S0. Sträckan A1 indikerar fördröjningsfelet. Den första D-vippans 41 dataingång mottager vid tidpunkten fl, när dess klockingång blir hög, en hög signal S3, varvid den höga signalen T1 = 1 uppträder på den första D-vippans 41 utgång.

Denna signal fortplantas till den andra vippans 42 datautgång vid nästa positiva klockflank för signalen S0 vid tidpunkten f2.

Räknekretsen 4 mottager då via tillståndskretsen 3 tillståndssig- nalen T3=1 om att räknekretsen skall räknas upp, varvid räkne- kretsen 4 avger räknesignalen T4 och fördröjningstiden i vart och ett av fördröjningsorganen D1-D3 ökas, genom att ytterligare ett av fördröjningselementen 20A-24A kopplas in och det tidigare inkopplade fördröjningselementet kopplas ur enligt beskrivningen till fig. s.

På så sätt kan man reglera in fördröjningsorganens D1-D3 fördröjningstid så att den sammanlagda fördröjningen mellan signalerna S0 och S3 uppgår till en period av insignalen S0 och så att vart och ett av fördröjningsorganen D1-D3 har samma fördröjning. Det bör observeras att, eftersom konstruktionen är digital, man oftast inte uppnår en fördröjning som exakt uppgår till en period av insignalen, utan en fördröjning som avviker något från den önskade fördröjningen. Denna avvikelse beror på fördröjningsorganens upplösning, vilket tidigare nämnts. P g a o; 0000 oo oo I! OI , . g g o o o o . o .o an: ' . .. oo coon 12 500 929 den begränsade upplösningenkan det inträffa att kretsen pendlar mellan två fördröjningsvärden, varav det ena år något mindre ån en period och det andra år något större än en period av in- signalen SO.

En utföringsform av fasdetektorn som endast innefattar en D-vippa är också fullt tänkbar. Man kan emellertid då få problem med s k metastabilitet, d v s att det tar en viss tid från det att klocksignalen slagit om från låg till hög nivå tills dess att datautgången har en stabil utsignal. Detta förhindras vid utföringsformen enligt figur 2 med ytterligare en D-vippa, varför denna utföringsform âr att föredra.

I anslutning till fig. 2 visades tillståndskretsen 3, râknekret- sen 4 samt avkodaren 5. Avkodaren 5 har en ingång och styrut- gångarna U0-U4 och ingår som en del av styrorganet 1. Avkodaren 5 mottager till sin ingång râknesignalen T4 från râknekretsen 4, vilken signal aktiverar en av avkodarens 5 styrutgångar, av vilka endast en åt gången är hög, och avger den motsvarande av styrsignalerna V0-V4. Den styrutgång UO-U4 från avkodaren som väljs ut bestäms av râknekretsens 4 aktuella värde. Avkodarens styrutgångar U0-U4 är var och en ansluten till en av styringång- arna LO-LA hos ett av buffertelementen 208-248 hos vart och ett av fördröjningsorganen. Exempelvis är styrutgången U0 ansluten till styringången LO hos fördröjningsorganet Dl och till motsvarande styringáng hos vart och ett av de övriga fördröj- ningsorganen D2-D3.

Inom ramen för uppfinningen kan man tänka sig både ett större och ett mindre antal seriekopplade fördröjningsorgan Dl-D3 än tre, dock minst två seriekopplade fördröjningsorgan. Avkodaren 5 skall ha lika många styrutgångar som vart och ett av fördröjnings- organen Dl-D3 har styringångar. Om antalet fördröjningsorgan ökas, ökas även antalet förgreningar från var och en av av- kodarens styrutgångar U0-U4, så att var och en av avkodarens styrutgångar år ansluten till motsvarande styringång LO-L4 hos vart och ett av fördröjningsorganen. Avkodaren 5 styr sålunda fördröjningsorganens fördröjning samtidigt och på ett sådant sätt 10 15 20 25 30 35 13 500 929 att ett lika stort antal fördröjningselement 20A-24A kopplas in i vart och ett av fördröjningsorganen D1-D3.

Avkodaren 5 är lämpligen av sådan typ att den vid omslag mellan två styrsignaler på styrutgångarna håller kvar värdet på den styrutgång som skall deaktiveras tills det att den nya styrut- gången aktiverats. Denna tid är av storleksordningen delar av en grindfördröj ning. Detta uppnås om avkodarens 5 omslagstid tpHL för hög till låg styrutgång är mindre än avkodarens omslagstid tpm för låg till hög styrutgång, d v s om tpHL < tpm. Man får på så sätt mindre störningar vid omslag, vilket ytterligare motverkar det tidigare nämnda problemet med spänningsspikar.

Innan fasregleringen mot en hel periods fördröjning som be- skrivits i anslutning till fig. 4 kan börja måste fördröjnings- organens fördröjning ställas in så att den sammanlagda för- dröjningen överstiger en halv period men underskrider en och en halv period, varvid signalbehandlingskretsen är i sitt reglerom- råde. I annat fall kan kretsen utföra en felaktig reglering. Om fördröjningen understiger en halv period kan kretsen felaktigt minska fördröjningen så att fasskillnaden mellan signalerna S0 och S3 går mot noll. På motsvarande sätt kan den öka fördröj- ningen om den överskrider en och en halv period och reglera in fördröjningen så att fasskillnaden mellan signalerna S0 och S3 uppgår till tvâ perioder. För att undvika detta problem utnyttjas tillstándskretsen. Ett sätt att realisera tillständskretsen 3 visas i fig. 5. Tillständskretsen innefattar i denna realisering en krets 50, grindar, samt en minnesenhet 51. Kretsen 50 mottager vid bestämda en återställningssignal som är ett kombinatoriskt nätverk av logiska inläsningstidpunkter fassignalen T2, RESET samt en styrsignal TB och avger tillståndssignalen 'P3 och en styrsignal T7. Tillståndssignalen T3 utläses till räknekretsen 4 med jämna mellanrum, där tiden mellan varje utläsning är sådan att regleringen hinner fortplanta sig i signalbehandlingskretsen.

I detta fall är denna tid 8 perioder av insignalen S0. Styrsigna- len 'P7 är återkopplad till kretsens 50 ingång och mottages vid nästa inläsningstidpunkt som styrsignalen TB. När signalbe- handlingskretsen enligt uppfinningen skall startas upp är 10 15 20 25 30 35 14 500 929 räknekretsen 4 nollställd, varvid fördröjningsorganen D1-D3 uppvisar minsta möjliga fördröjning. Detta gör att signalerna S0 och S3 är i fas bortsett från en viss minsta fördröjning i fördröjningsorganen D1-D3 som medför att signalen S3 är aningen fördröjd relativt signalen S0. Fasdetektorn 2 avger då fassigna- len T2=0 med uppgift om att minska fördröjningsorganens för- dröjning. Eftersom signalbehandlingskretsen vid detta tillfälle ej år i sitt reglerområde är fassignalen T2=0 felaktig. Detta löses genom att tillståndskretsen 3 i en första reglersekvens mottager återställningssignalen RESET vid start. Kretsen 50 bildar sina utsignaler T3,'1'7 som en funktion av dess insignaler T2, 'I'8 och RESET och är utformad så att kretsen 50 avger en hög tillståndssignal T3=1 till räknekretsen 4 i den första reglerse- kvensen. Räknekretsen räknas därvid upp och avger en räknesignal T4 till avkodaren 5 enligt fig. 2, varvid avkodaren 5 avger en av styrsignalerna V0-V4 som fördröjningsorganens D1-D3 fördröjning. Detta pågår tills dess att fasdetektorn 2 första gången efter start avger fassignalen T2=l. Signalbehandlingskret- sen 3 har då ökat fördröjningen mellan signalen S0 och signalen S3 till något mer än en halv period, varvid kretsen befinner sig i reglerområdet och en andra reglersekvens börjar. Företrädesvis räknas räknekretsen 4 upp ytterligare ett antal steg för att ökar säkerställa att man verkligen är i reglerområdet, d v s att fördröjningen mellan insignalen S0 och signalen S3 gott och väl överstiger en halv period men understiger en och en halv period.

I den andra reglersekvensen avges tillståndssignalen T3 liksom tidigare med jämna mellanrum till räknekretsen 4. Räknekretsen 4 avger därvid en räknesignal 'I'4 till avkodaren S, varvid avkodaren 5 avger en av styrsignalerna V0-V4 som förändrar fördröjnings- organens fördröjning så att fördröjningen mellan insignalen S0 och signalen S3 uppgår till en period av insignalen, såsom beskrivits i samband med fig. 4.

Tillståndssignalens T3 värden kan lagras i kretsen 50 och användas för beräkning av nästkommande signalvärden. T ex kan man utnyttja tidigare värden hos tillståndssignalen 'P3 för att förhindra en överkompensering av tillståndskretsen 3. Om man betraktar tre på varandra följande värden av tillståndssignalen 10 15 20 25 30 35 15 500 929 'I'3 från tillståndskretsen, exempelvis ett första värde 'I'3=l och ett andra värde T3=0, så kan tillståndskretsen vara så utförd, att ett nytt högt värde T3=1 inte avges som ett tredje värde. De tidigare värdena av tillståndssignalen 'I'3 utnyttjas således för att bestämma nästkommande sígnalvärden och för att förhindra överkompensering av signalbehandlingskretsen om fassignalen T2 ständigt alternerar mellan värdet 0 och värdet 1. Man uppnår på så sätt bättre noggrannhet vid yttre störningar och därmed en snabbare inreglering. Ett annnat sätt att utnyttja lagrade värden av tillståndssignalen T3 är att tillståndskretsen 3 beräknar medelvärdet av 8 på varandra följande tillstándssignaler 'I'3 och sedan med hjälp av majoritetsbeslut avgör om tillståndssignalen 'I'3 skall läsas ut som värdet 1 eller som värdet 0. Man kan naturligtvis även utnyttja ett annat antal tillståndssignaler T3 än 8 när medelvärdet bildas. I en ytterliggare modifierad utföringsform kan man utnyttja lagrade värden av tillståndssigna- len 'I'3 och sedan behandla dem på något annat sätt än att bilda medelvärdet, och därefter läsa ut tillståndssignalen 'I'3 till räknekretsen 4.

Man kan som en alternativ utföringsform utnyttja en tillstånd- skrets som ställer in fördröjningsorganens fördröjning så att fördröjningen mellan insignalen S0 och signalen S3 i den andra reglersekvensen uppgår till ett förutbestämt antal halva perioder av insignalen S0. Exempelvis kan fördröjningen mellan insignalen S0 och signalen S3 i den andra reglersekvensen uppgå till en och en halv period av insignalen S0 eller till två perioder av insignalen S0. Tillständskretsen 3 utformas då så att signalbe- handlingskretsen övergår till den andra reglersekvensen när erforderlig fördröjning erhållits, d v s när fördröjningen ligger inom ett reglerintervall som har sitt centrum vid det förutbe- stämda antalet halva perioder av insignalen S0, vilket reglerin- tervall uppgår till mindre än en period av insignalen S0.

Om man exempelvis utnyttjar en signalbehandlingskrets där fördröjningen mellan insignalen S0 och signalen S3 skall uppgå till en och en halv period i den andra reglerssekvensen, övergår signalbehandlingskretsen till den andra reglersekvensen när 10 15 20 25 30 35 16 500 929 fördröjningen mellan insignalen S0 och signalen S3 överstiger en period men understiger två perioder av insignalen S0, d v s när fördröjningen ligger inom ett reglerintervall som har sitt centrum vid en och en halv period av insignalen S0, vilket reglerintervall uppgår till mindre än en period av insignalen S0.

Tillståndskretsen är då så utformad att den övergår i den andra reglersekvensen efter det att den mottagit först en fassignal T2=l och därefter en fassignal 'I'2=0, följande omslag för fassignalen T2. Hed ett omslag av fassignalen 'I'2 åsyftas här när fassignalen ändrar sitt värde, antingen från värdet T2=l till värdet T2=0 eller från värdet 'I'2=0 till värdet T2=1. Varje omslag av fassignalen 'I'2 motsvarar att fördröjningen mellan insignalen S0 och signalen S3 har ökat med en halv period d v s två på varandra av insignalen S0. På motsvarande sätt övergår signalbehand- lingskretsen till den andra reglersekvensen, om fördröjningen mellan insignalen S0 och signalen S3 skall uppgå till två perioder, när tillståndskretsen 3 i den första reglersekvensen mottagit tre på varandra följande omslag av fassignalen T2.

Om fördröjningen mellan insignalen S0 och signalen S3 skall uppgå till en halv period i den andra reglerssekvensen, övergår signalbehandlingskretsen till den andra reglersekvensen direkt, utan att fassignalen T2 slår om i den första reglersekvensen.

Den första reglersekvensen kan i en alternativ utföringsform ersättas med att tillståndskretsen 3 laddar in ett förutbestâmt råknevärde i råknekretsen 4, när den vid start mottager åter- ställningssignalen RESET. Signalbehandlingskretsen övergår då direkt efter inladdningen av erforderligt råknevärde i râknekret- sen 4 till den andra reglersekvensen. Detta råknevärde är valt sådant att fördröjningen mellan insignalen S0 och utsignalen S3 från fördröjningsorganet D3 uppgår till ett fördröjningsvärde som avviker från ett förutbestämt antalet halva perioder av in- signalen S0 med mindre än en halv period av insignalen S0.

Alternativt kan räknekretsen 4 innan start vara laddad med ett fast råknevärde, exempelvis ett råknevärde som motsvararar en fördröjning på en hel period av insignalen S0, varvid den första reglersekvensen ej utnyttjas. 10 15 20 25 30 35 17 500 929 Tillståndskretsen kan även realiseras med ett flertal andra metoder. T e x kan man utnyttja s k HDL (Hardware Discription Languish) för att realisera en tillstàndskrets med önskade egenskaper. Man definierar då tillständskretsens ingångar och utgångar samt hur den skall bete sig i HDL, exempelvis verilog- kod. Verilogkoden översätts sedan till motsvarande nätverk av logisk grindar med hjälp av ett program, exempelvis synopsys.

Denna metod torde vara välkänd för fackmannen, se exempelvis handboken "HDL Compiler for Verilog, Reference Manual, Version 2.0", utgiven av Synopsys, mars 1991.

Pig. 6 visar hur de fördröjda signalerna S0-S2 kan utnyttjas för att frekvensmultiplicera De tre signalerna S0-S2 kombineras logiskt i en logisk grind 60, insignalens S0 frekvens. exempelvis en modulo-2-grind följt av en inverterare, men även andra logiska grindar är möjliga att utnyttjas, vilket enkelt torde inses av fackmannen. På den logiska grindens 60 utgång uppträder då en frekvensmultiplicerad signal S7.

I figur 6 visas även ett klockdiagram som åskådliggör hur en multiplicerad klocksignal erhålles. I detta fall får utsignalen S7 från den logiska grinden en frekvens som är tre gånger högre än den ursprungliga insignalens S1 frekvens. När'modulo-2-grinden mottager ett udda antal höga insignaler (S0-S2) avger den vid sin utgång en hög signal. Utsignalen inverteras därefter i en inverterare på modulo-2-grindens utgång. Generellt kan man för denna utföringsform säga att alla udda faktorer n 1, 3, 5, 7 Antalet erforderliga fördröjningsorgan D1-D3 blir då n till antalet. o s v kan utnyttjas som multiplicerande faktorer.

Exempelvis behövs 3 fördröjningsorgan för att multiplicera insignalens S1 frekvens med tre och sju fördröjningsorgan om man önskar multiplicera insignalens S1 frekvens med sju.

En alternativ metod att utnyttja de fördröjda signalerna för att multiplicera en klockfrekvens visas i figur 7. Denna metod kan ge klocksignaler som är multiplicerade med en faktor m som är ett helt antal halva, d v s 1/2, 1, 3/2, 2, 5/2 o s v. Man utnyttjar här en logisk grind 70 som är annorlunda utformad jämfört med 10 15 20 25 30 18 500 929 grinden 60 i utföringsformen enligt fig. 6. Ett sätt att realisera den logiska grinden 70 är att en togglande D-vippa 71 kopplas in efter varje avtappning. Hed en togglande D-vippa avses en D-vippa försedd med en inverterare 72 mellan dess dataingång och dess datautgång. I figur 7 visas ett exempel med de fyra seriekopplade fördröjningsorganen Dl-D4. Insignalen S0 tillförs det första fördröjningsorganet D1 och fördröjs sedan stegvis i de seriekopplade fördröjningsorganen Dl-D4 som avger signalerna S1- S4. Var och en av signalerna S0-S3 tillförs sedan en av de togglande D-vipporna 71. Utsignalerna frán D-vipporna 71 tillförs sedan EXOR-grinden 73, varvid den önskade signalen S6 fås vid EXOR-grindens 73 utgång. En EXOR-grind avger en hög utsignal när en och endast en av dess insignaler är hög.

Fördelen med denna realisering är att man blir oberoende av den negativa klockflanken hos insignalen S0 genom införandet av de togglande D-vipporna och därmed även oberoende av insignalens S0 puls-paus-förhållande. Detta åstadkommes genom att varje positiv flank hos signalerna S0-S3 bildar omväxlande en positiv eller en negativ klockflank hos utsignalen S6, vilket visas i tillhörande klockdiagram.

Den sistnämnda realiseringen kan även utnyttjas för att jämna ut puls-paus-förhållandet för en signal med ojämnt sådant. Man använder då två seriekopplade fördröjningsorgan D1 och D2 som avger signalerna S1 resp S2 enligt figur 8. I klockdiagrammet visas en insignal S8 med ett ojämnt puls-paus-förhållande.

Utsignalen S6 från EXOR-grinden 73 har ett puls-paus-förhållande so/so.

Med utföringsformen enligt fig. 6 kan man således lätt multi- plicera en klocksignal. För att säkerställa ett jämnt puls-paus- förhållande kan man med fördel låta den multiplicerade klocksig- nalen tillföras en krets enligt utföringsformen i fig. 8. Denna krets är en variant av kretsen i fig. 7, men med endast två fördröjningsorgan Dl och D2. 10 15 19 500 929 Utföringsformen enligt fig. 6 kan även utnyttjas för att skapa en viss fasförskjutning, exempelvis 90 grader för en klocksignal.

Man kan som ytterligare en variant utnyttja de fördröjda klocksignalerna för att erhålla flera fasförskjutna klocksigna- ler, så kallade flerfasklockor. Med en extern frekvensdelare kan även andra multiplicerande faktorer än de ovan nämnda erhållas.

Exempelvis kan man först multiplicera en klocksignal med två och därefter externt frekvensdela med tre för att erhålla en multiplicerande faktor 2/3.

Utföringsformerna enligt fig. 6, 7, och 8 utnyttjar fördröjda klocksignaler som àstadkommmits med hjälp av signalbehand- lingskretsen enligt föreliggande uppfinning. Med klocksignaler enligt uppfinningen ökas kvalitén på de multiplicerade klocksig- nalerna genom att noggrannheten i de fördröjda klocksignalerna ökats.

Uppfinningen är naturligtvis inte begränsad till de ovan beskrivna och pà ritningarna visade utföringsformerna, utan kan modifieras inom ramen för de bifogade patentkraven.

Claims (19)

10 15 20 25 30 35 20 500 929 PATENTKRAV

1. Förfarande vid digital signalbehandlingskrets, innefattande fördröjningsorgan (D1-D3) och ett styrorgan (1), för att fördröja en binär periodisk insignal (SO), varvid :minst två av' för- dröjningsorganen (D1-D3) är seriekopplade och av halvledartyp med variabel fördröjning och insignalen (S0) successivt fördröjs i de seriekopplade fördröjningsorganen (D1-D3), vilka fördröjnings- organ (D1-D3) är anslutna till styrorganet (1) och avger varsin fördröjd utsignal (S1-S3), k ä n n e t e c:1< n a t förfarandet innefattar följande steg: - vart och ett av fördröjningsorganen (D1-D3) framställs genom seriekoppling av ett flertal fördröjningselement (20A-24A), vilka av att samtliga tillverkas samtidigt genom gemensamma processteg i en och samma halvledarprocess, så att fördröjningselementen (20A- 24A) sinsemellan har samma fördröjningstid, - den binära periodiska insignalen (S0) från ett utpekat av fördröjningsorganen fasj ämföres med ut- signalen (S3) (D3), vilken fasjämförelse utföres i en fasdetektor (2) i styrorganet (1), - styrsignaler (V0-V4) alstras i styrorganet (1) i beroende av fasjämförelsen, - styrsignalerna (V0-V4) avges från styrorganets (1) styrutgångar (U0-U4) till vart och ett av de seriekopplade fördröjningsorganen (D1-D3), - styrsignalerna (V0-V4) från styrorganets (1) styrutgångar (U0- i en andra reglersekvens, fördröjningselement ett antal sådant och utsignalen (S3) U4) inkopplar, (20A-24A) till att fördröjningen mellan insignalen (S0) från det utpekade för- dröjningsorganet (D3) uppgår till ett förutbestämt antal halva perioder av insignalen (S0), - styrsignalerna (V0-V4) kopplar in ett lika stort antal för- dröjningselement (20A-24A) i vart och ett av de seriekopplade fördröjningsorganen (D1-D3).

2. Förfarande enligt patentkravet 1, k ä n n e t e c k n a t av att den andra reglersekvensen föregås av en första reglerse- kvens, i vilken första reglersekvens styrsignalerna (V0-V4) från 10 15 20 25 30 35 21 500 929 styrorganets (1) styrutgångar (U0-U4) inkopplar fördröjnings- element (20A-24A) till ett antal sådant att fördröjningen mellan och utsignalen (S3) från det utpekade för- uppgår till ett fördröjningsvärde som perioder av insignalen (S0) dröjningsorganet (D3) avviker från det förutbestämda insignalen (S0) med mindre än en halv period av insignalen (S0). antalet halva

3. Förfarande enligt patentkravet 2, vid vilket styrorganet (1) innefattar en tillståndskrets (3), en räknekrets (4), samt en avkodare (5), k ä n n e t e c k n a t av att styrsignalerna (V0- V4) i den första reglersekvensen alstras genom följande steg: - räknekretsen (4) nollställes, - tillståndskretsen (3) mottager en.återställningssignal (RESET), - fasdetektorn (2) avger till tillståndskretsen (3) en av fasjämförelsen beroende fassignal (T2), som kan anta ettdera av ett första värde (T2=1) och ett andra värde (T2=0) och som växlar värde i beroende av fördröjningen av utsignalen (S3) från det utpekade fördröjningsorganet (D3), - tillståndskretsen (3) avger till räknekretsen (4) en till- ståndssignal (T3), som kan anta ettdera av ett första värde (T3=1) och ett andra värde (T3=0) i beroende av antalet växlingar hos fassignalen (T2), - räknekretsen (4) avger en av tillståndssignalens (T3) värde beroende räknesignal (T4) till avkodaren (5), - avkodaren (5) avkodar räknesignalen (T4) och avger via styrorganets (1) styrutgångar (U0-U4) styrsignalerna (V0-V4), som motsvarar räknesignalen (T4), - styrsignalerna (V0-V4) räknar upp fördröjningsorganens (D1-D3) fördröjning, - tillståndskretsen (3) omställes så att den första reglersekven- sen avslutas, då fördröjningen mellan insignalen (S0) och utsignalen (S3) från det utpekade fördröjningsorganet (D3) uppgår till det nämnda fördröjningsvärdet.

4. Förfarande enligt patentkravet 2, vid vilket styrorganet (1) innefattar en tillstândskrets (3), en räknekrets (4), samt en 10 15 20 25 30 35 22 500 929 avkodare (5), k ä n n e t e c k n a t av att styrsignalerna (V0- V4) i den första reglersekvensen kopplar in fördröjningselemenen- ten (20A-24A) genom följande steg: - tillståndskretsen (3) mottager en återställningssignal (RESET), - tillståndskretsen (3) avger till räknekretsen (4) en till- ståndssignal (T3) svarande mot återställningssignalen (RESET), som laddar räknekretsen med ett förutbestämt räknevärde, - räknekretsen (4) avger en av det förutbestämda räknevärdet beroende räknesignal (T4) till avkodaren (5), - avkodaren (5) avkodar räknesignalen (T4) och avger via styrorganets (1) utgångar styrsignalerna (V0-V4), som motsvarar räknesignalen (T4), - styrsignalerna (V0-V4) kopplar in fördröjningselement (20A-24A) i vart och ett av fördröjningsorganen (D1-D3) till ett antal som beror av det förutbestämda räknevärdet, - tillståndskretsen (3) omställes så att den första reglersekven- sen avslutas, då tillståndskretsen (3) mottager en fassignal (T2) från fasdetektorn (2) efter det att fördröjningselementen (20A- 24A) inkopplats i beroende av det förutbestämda räknevärdet.

5. Förfarande enligt patentkravet 1, 2, 3 eller 4, vid vilket styrorganet (1) innefattar en tillståndskrets (3), en räknekrets (4) samt en avkodare (5), k ä n n e t e c k n a t av att styrsignalerna (V0-V4), i den andra reglersekvensen, alstras genom följande steg: - fasdetektorn (2) avger till tillståndskretsen (3) en av fasjämförelsen beroende fassignal (T2), som kan anta ett första värde (T2=1) och ett andra värde (T2=0), vilken fassignal (T2) antar sitt första värde (T2=1) om utsignalen (S3) från det utpekade f ördröj ningsorganet (D3) är fördröjd mindre än det förutbestämda antalet halva perioder av insignalen (S0) och vilken fassignal (T2) antar sitt andra värde (T2=0) om utsignalen (S3) från det utpekade fördröjningsorganet (D3) är fördröjd mer än det förutbestämda antalet halva perioder av insignalen (S0), - tillståndskretsen (3) avger till räknekretsen (4) en till- ståndssignal (T3), som kan anta ett första värde (T3=1) och ett andra värde (T3=0), vilken tillståndssignal (T3) beroende av fassignalens (T2) värde, varvid räknekretsens (4) alstras i 10 15 20 25 30 35 23 500 929 innehåll ökas om tillståndssignalen (T3) antar sitt första värde (T3=l) och räknekretsens (4) innehåll minskas om tillståndssigna- len (T3) antar sitt andra värde (T3=0), - räknekretsen (4) avger en räknesignal (T4), som motsvarar räknekretsens innehåll, till avkodaren (5), - avkodaren (5) avkodar räknesignalen (T4) styrorganets (1) utgångar styrsignalerna (V0-V4), som motsvarar och avger via räknesignalen (T4).

6. Förfarande enligt patentkrav 3 eller 5, k ä n n e- t e c k n a t av att ett antal värden hos tillståndssignalen (T3) lagras i tillståndskretsen (3), att tillståndskretsen (3) i beroende av de lagrade signalernas värden alstrar tillståndssig- nalens första värde (T3=l) eller andra värde (T3=0), samt att det alstrade värdet avges till räknekretsen (4).

7. Förfarande enligt något av patentkraven 1-6, k ä n n e- t e c k n a t av att en förändring av fördröjningsorganens (D1- D3) fördröjning omfattar följande steg: - styrsignalerna (V0-V4) kopplar' vid en första förutbestämd tidpunkt in ett av fasjämförelsen beroende fördröjningselement (2OA-24A) i vart och ett av fördröjningsorganen (Dl-D3), vilket (2OA-24A) fördröjningsorganens fördröjningselement bestämmer fördröjning, - styrsignalerna (V0-V4) kopplar vid en nästkommande förutbestämd tidpunkt in ett nytt fördröjningselement (2OA-24A) i vart och ett av fördröjningsorganen (D1-D3), varvid det första inkopplade fördröjningselementet (2OA-24A) kopplas ur efter det att det senare fördröjningselementet (2OA-24A) kopplats in.

8. Förfarande enligt patentkravet 3, 5, 6 eller 7, k ä n n e- t e c k n a t av att fasdetektorn (2) avger fassignalen (T2) till tillståndskretsen (3) vid tidpunkter som motsvarar varje positiv flank hos den binära periodiska insignalen (S0).

9. Förfarande enligt något av patentkraven 1-8, k ä n n e- t e c k n a t av att styrorganet (1) styr fördröjningsorganen (D1-D3) så att antalet inkopplade fördröjningselement (2OA-24A) 10 15 20 25 30 35 24 500 929 i vart och ett av fördröjningsorganen (Dl-D3) antingen minskas eller ökas med ett.

10. Digital signalbehandlingskrets innefattande fördröjnings- organ (Dl-D3) och ett styrorgan (1) för fördröjning av en binär periodisk insignal (S0), varvid minst två av fördröjningsorganen (Dl-D3) är seriekopplade och av halvledartyp med variabel fördröjning samt är vilka fördröjningsorgan (Dl-D3) vart och ett har en ingång och en förbundna med styrorganet (1), utgång, k ä n n e t e c k n a d av - att vart och ett av fördröjningsorganen (Dl-D3) innefattar ett flertal seriekopplade fördröjningselement (20A-24A), - att fördröjningselementen (20A-24A) i samtliga fördröjnings- organen (Dl-D3) processteg i en och samma halvledarprocess, så att fördröjnings- elementen (20A-24A) sinsemellan har samma fördröjningstid, - att styrorganet (1) har en första ingång ansluten till ingången till ett av fördröjningsorganen (D1), på vilken den mottager en insignal (S0) till detta fördröjningsorgan, ansluten till utgången hos ett utpekat av fördröjningsorganen (D3), på vilken andra ingång styrorganet (1) mottager en utsignal (S3) från det utpekade fördröjningsorganet (D3), samt styrut- gångar (U0-U4) anslutna till styringångar (LO-L4) hos vart och är tillverkade samtidigt genom gemensamma en andra ingång ett av fördröjningsorganen (Dl-D3), innefattar en fasdetektor (2) som är - att styrorganet (1) anordnad för fasjämförelse mellan de vid styrorganets (1) båda ingångar inkommande signalerna (S0,S3), - att styrorganet (1) är anordnat att, med ledning av fasjäm- förelsen, avge styrsignaler (V0-V4) som i en andra reglersekvens kopplar in fördröjningselement (2OA-24A) till ett antal sådant att fördröjningen mellan insignalen (S0) och utsignalen (S3) från det utpekade fördröjningsorganet (D3) uppgår till ett förutbe- stämt antal halva perioder av insignalen (S0), - att styrorganet (1) är anordnat att avge styrsignalerna (V0-V4) på ett sådant sätt att de kopplar in ett lika stort. antal fördröjningselement (20A-24A) i vart och ett av de seriekopplade fördröjningsorganen (Dl-D3). 10 15 20 25 30 35 25 500 929

11. Digital signalbehandlingskrets enligt patentkravet 10, k ä n n e t e c k n a t av - att styrorganet (1) är anordnat att, med ledning av fasjäm- förelsen, från sina styrutgångar (U0-U4) avge styrsignalerna (V0- V4) som i en första reglersekvens, som föregår den andra reglersekvensen, kopplar in fördröjningselement (20A-24A) till ett antal sådant att fördröjningen mellan insignalen (S0) och utsignalen (S3) från det utpekade fördröjningsorganet (D3) uppgår till ett fördröjningsvärde som avviker från det förutbestämda antalet halva perioder av insignalen (S0) med mindre än en halv period av insignalen (SO).

12. Signalbehandlingskrets enligt patentkrav 11, varvid styrorganet (1) innefattar en tillståndskrets (3), en räknekrets (4) samt en avkodare (5), vilka var och en har minst en ingång och minst en utgång, k ä n n e t e c k n a d av, i den första reglersekvensen, - att räknekretsen är anordnad nollställd, - att tillståndskretsen (3) ställningssignal (RESET), - att fasdetektorns (2) utgång är ansluten till tillståndskret- sens (3) ingång, vilken fasdetektor (2) är anordnad att från sin är anordnad. att motta en åter- utgång avge en av fasjämförelsen beroende fassignal (T2) till tillståndskretsen (3), vilken fassignal (T2) kan anta ettdera av ett första värde (T2=l) och ett andra värde (T2=O), och fassigna- len (T2) växlar värde i beroende av fördröjningen av utsignalen (S3) från det utpekade fördröjningsorganet (D3), - att tillståndskretsens (3) utgång är ansluten till räknekret- sens (4) ingång, vilken tillståndskrets (3) är anordnad att till räknekretsen (4) avge en tillståndssignal (T3) som kan anta ettdera av ett första värde (T3=1) och ett andra värde (T3=0) i beroende av antalet växlingar hos fassignalen (T2), - att räknekretsens (4) utgång är ansluten till avkodarens (5) ingång, vilken räknekrets (4) är anordnad att avge en av tillståndssignalens (T3) värde beroende räknesignal (T4) till avkodaren (5), - att avkodarens (5) utgångar är anslutna till styrorganets (1) styrutgångar (U0-U4), vilken avkodare (5) är anordnad att avkoda 10 15 20 25 30 35 26 500 929 räknesignalen (T4) och avge de motsvarande styrsignalerna (V0-V4) som räknar upp fördröjningsorganens (D1-D3) fördröjning, - att tillståndskretsen (3) är anordnad att omställas så att den fördröjningen mellan från det utpekade för- avslutas, då första reglersekvensen insignalen (SO) och utsignalen (S3) dröjningsorganet (D3) uppgår till det nämnda fördröjningsvärdet.

13. Signalbehandlingskrets enligt patentkrav 11, varvid styrorganet (1) innefattar en tillståndskrets (3), en räknekrets (4) samt en avkodare (5), vilka var och en har minst en ingång och minst en utgång, k ä n n e t e c k n a d av, i den första reglersekvensen, - att tillståndskretsen (3) är anordnad att mottaga en åter- ställningssignal (RESET), - att tillståndskretsens (3) utgång är ansluten till räknekret- sens (4) ingång, varvid tillståndskretsen (3) är anordnad att till räknekretsen (4) avge en tillståndssignal (T3) svarande mot återställningssignalen (RESET), som laddar räknekretsen med ett förutbestämt räknevärde, - att räknekretsens utgång är ansluten till avkodarens (5) ingång, varvid räknekretsen (4) är anordnad att avge en av det förutbestämda räknevärdet beroende räknesignal (T4) till avkodaren (5), - att avkodarens (5) utgångar är anslutna till styrorganets (1) styrutgångar (U0-U4), varvid avkodaren (5) är anordnad att avkoda räknesignalen (T4) och avge styrsignalerna (V0-V4) som motsvarar räknesignalen (T4), vilken avkodare (5) dessutom är anordnad att avge styrsignalerna (V0-V4) på ett sådant sätt att de kopplar in fördröjningselement (20A-24A) i vart och ett av fördröjnings- organen (D1-D3) till ett antal som beror av det förutbestämda varvid tillståndskretsen (3) är anordnad att så att den första reglersekvensen avslutas, då räknevärdet, omställas, tillståndskretsen (3) från fas- detektorn (2) efter det att fördröjningselementen (20A-24A) inkopplats i beroende av det förutbestämda räknevärdet. mottager en fassignal (T2)

14. Signalbehandlingskrets enligt patentkrav 10, 11, 12 eller 13, varvid styrorganet (1) innefattar en tillståndskrets (3), en 10 15 20 25 30 35 27 500 929 räknekrets (4) samt en avkodare (5), vilka var och en har minst en ingång och minst en utgång, k ä n n e t e c k n a d av att, i den andra reglersekvensen, fasdetektorns (2) utgång är ansluten till tillståndskretsens (3) fasdetektor är anordnat att från sin utgång avge en av fasjämförelsen beroende fassignal (T2), som kan anta ettdera av ett första värde (T2=1) och ett andra värde (T2=0), till tillståndskretsen (3), varvid fasdetektorn (2) är anordnad att avge sitt första värde (T2=1), om utsignalen (S3) från det utpekade fördröjningsorganet (D3), i förhållande till insignalen (S0), är fördröjd mindre än det förutbestämda antal halva perioder av (S0) och fasdetektorn (2) är anordnad att avge sitt andra värde (T2=0) om utsignalen (S3) från det utpekade fördröjningsorganet (D3), i förhållande till insignalen (S0), är fördröjd mer än en det förutbestämda antalet halva perioder av insignalen (S0), att tillståndskretsens (3) utgång är ansluten till räknekretsens (4) ingång, varvid tillståndskretsen (3) är anordnad att till räknekretsen (4) avge en tillståndssignal (T3) i beroende av fassignalens (T2) värde, vilken tillståndssignal (T3) kan anta ettdera av ett första värde (T3=l) och ett andra värde (T3=0), varvid räknekretsens (4) innehåll ökas om tillståndssignalen (T3) antar sitt första värde (T3=l), och minskas om tillståndssignalen (T3) antar sitt andra värde (T3=0), att räknekretsen (4) utgång är ansluten till avkodarens (5) ingång, varvid räknekretsen (4) är anordnad att avge en räknesignal (T4) med uppgift om räknek- retsens (4) innehåll till avkodaren (5), att avkodarens (5) utgångar är anslutna till styrorganets (1) styrutgångar (UO-U4), varvid avkodaren (5) är anordnad att avkoda räknesignalen (T4) ingång, vilken insignalen och från sina utgångar avge styrsignalerna (V0-V4), som motsvarar räknesignalen (T4).

15. Signalbehandlingskrets enligt patentkrav 12 eller 14, k ä n n e t e c k n a d av att tillståndskretsen (3) är anordnad att lagra ett antal tillståndssignaler (T3), att tillståndskret- sen (3) är anordnad att, i beroende av de lagrade signalernas värden, alstra tillståndssignalens första värde (T3=l) eller andra värde (T3=0), samt att tillståndskretsen (3) är anordnad att avge det alstrade värdet till räknekretsen (4). 10 15 20 25 28 500 929

16. Signalbehandlingskrets enligt något av patentkraven 10-15, k ä n n e t e c k n a t av, vid en förändring av fördröjnings- organens (D1-D3) fördröjning, att styrorganet (1) är anordnat att avge styrsignalerna (V0-V4) på ett sådant sätt att de vid en första förutbestämd tidpunkt kopplar in ett av fasjämförelsen beroende (20A-24A) i fördröjningsorganen(D1-D3),vilketfördröjningselement(20A-24A) bestämmer fördröjningsorganens fördröjning, att styrorganet (1) fördröjningselement vart och ett av är anordnat att avge styrsignalerna (V0-V4) på ett sådant sätt att de vid en nästkommande förutbestämd tidpunkt kopplar in ett nytt fördröjningselement (20A-24A) i vart och ett av fördröj- ningsorganen (D1-D3), varvid styrorganet (1) är anordnat att koppla ur det först inkopplade fördröjningselementet (20A-24A) efter det att styrorganet (1) kopplat in det senare fördröjnings- elementet (20A-24A).

17. Signalbehandlingskrets enligt patentkrav 12, 14, 15 eller 16, k ä n n e t e c k n a d av att fasdetektorn (2) är anordnad att avge fassignalen (T2) till tillståndskretsen (3) vid tidpunkter som motsvarar varje positiv flank hos den binära periodiska insignalen (S0).

18. Signalbehandlingskrets enligt något av patentkraven 10-17, k ä n n e t e c k n a d av att en kondensator (C1) är anordnad vid vart och ett av fördröjningsorganens (D1-D3) utgång.

19. Signalbehandlingskrets enligt något av patentkraven 10-18, av att styrorganet (1) är anordnat att styra fördröjningsorganen (D1-D3) så att antalet inkopplade fördröjningselement (20A-24A) i vart och ett av fördröjnings- organen (D1-D3) antingen minskas eller ökas med ett. k ä n n e t e c k n a d