JP2721115B2 - ディジタル・フェーズ・ロック・ループおよびディジタル電圧制御発振器 - Google Patents
ディジタル・フェーズ・ロック・ループおよびディジタル電圧制御発振器Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B27/00—Generation of oscillations providing a plurality of outputs of the same frequency but differing in phase, other than merely two anti-phase outputs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/20—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising resistance and either capacitance or inductance, e.g. phase-shift oscillator
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は電圧制御発振器に関し、
特に高精度のディジタル電圧制御発振器に関するもので
ある。
特に高精度のディジタル電圧制御発振器に関するもので
ある。
【０００２】
【従来の技術】ディジタル・フェーズ・ロック・ループ
は、データ通信など、様々な分野で用いられている。デ
ィジタル・フェーズ・ロック・ループには通常、電圧制
御発振器（ＶＣＯ）が含まれており、周波数を可変制御
できる信号を出力して基準周波数に追従するために用い
られる。電圧制御発振器は通常リング発振器の形態をと
り、それぞれが所定の遅延時間を有する複数の段（ステ
ージ）を直列接続したチェーンから成る。各段は反転段
の場合もあり、非反転段の場合もあるが、発振を行なう
ためには、上記直列接続チェーンの出力は、その入力を
反転したものでなければならない。
は、データ通信など、様々な分野で用いられている。デ
ィジタル・フェーズ・ロック・ループには通常、電圧制
御発振器（ＶＣＯ）が含まれており、周波数を可変制御
できる信号を出力して基準周波数に追従するために用い
られる。電圧制御発振器は通常リング発振器の形態をと
り、それぞれが所定の遅延時間を有する複数の段（ステ
ージ）を直列接続したチェーンから成る。各段は反転段
の場合もあり、非反転段の場合もあるが、発振を行なう
ためには、上記直列接続チェーンの出力は、その入力を
反転したものでなければならない。
【０００３】電圧制御リング発振器の出力周波数は、上
記チェーン各段の遅延時間を変えることによって変化す
る。各段の遅延時間は、それぞれに入力するアナログま
たはディジタルの制御信号によって制御する。アナログ
制御信号を用いた場合には、制御信号に含まれるノイズ
のため、発振器の出力にジッタが生じ易い。
記チェーン各段の遅延時間を変えることによって変化す
る。各段の遅延時間は、それぞれに入力するアナログま
たはディジタルの制御信号によって制御する。アナログ
制御信号を用いた場合には、制御信号に含まれるノイズ
のため、発振器の出力にジッタが生じ易い。
【０００４】ディジタル電圧制御リング発振器では、発
振器の各段の入力にディジタル制御信号を供給して、こ
のようなノイズの影響を低減させている。この種のディ
ジタル・リング発振器では通常、直列接続チェーンを構
成する遅延要素としてインバータを用いている。１つま
たは複数のインバータに与える電圧を変化させることに
より、インバータにおける遅延時間が変り、その結果、
発振器の出力周波数が変化する。リング発振器の直列接
続チェーンにおいて、能動化するインバータの数を多く
するほど、発振器出力の周期が長くなり、発振器出力の
周波数は低下する。ある１つの遅延要素の発振器出力周
波数に対する影響度は、遅延要素の数に比例して低下す
る。従って、直列接続チェーン内のある１つの遅延要素
の遅延量は、チェーン内の遅延要素の数を多くした場合
には、小さいものでよくなる。そして、遅延量のきざみ
を小さくすることによって、電圧制御発振器が、より正
確に基準周波数に追従するようにできる。
振器の各段の入力にディジタル制御信号を供給して、こ
のようなノイズの影響を低減させている。この種のディ
ジタル・リング発振器では通常、直列接続チェーンを構
成する遅延要素としてインバータを用いている。１つま
たは複数のインバータに与える電圧を変化させることに
より、インバータにおける遅延時間が変り、その結果、
発振器の出力周波数が変化する。リング発振器の直列接
続チェーンにおいて、能動化するインバータの数を多く
するほど、発振器出力の周期が長くなり、発振器出力の
周波数は低下する。ある１つの遅延要素の発振器出力周
波数に対する影響度は、遅延要素の数に比例して低下す
る。従って、直列接続チェーン内のある１つの遅延要素
の遅延量は、チェーン内の遅延要素の数を多くした場合
には、小さいものでよくなる。そして、遅延量のきざみ
を小さくすることによって、電圧制御発振器が、より正
確に基準周波数に追従するようにできる。
【０００５】しかし、従来のディジタル電圧制御発振器
においてチェーンに遅延要素を追加した場合、発振器に
対するディジタル制御入力信号をデコードするための回
路は必然的に複雑なものとなってしまう。しかも、複雑
なデコード回路を設け、遅延時間を短くしたとしても、
最小遅延時間は各遅延要素の遅延時間によって制限され
る。このような従来の電圧制御発振器では一般に、遅延
時間のきざみが大きすぎるため、基準周波数に追従する
のに充分な周波数分解能を得ることができない。
においてチェーンに遅延要素を追加した場合、発振器に
対するディジタル制御入力信号をデコードするための回
路は必然的に複雑なものとなってしまう。しかも、複雑
なデコード回路を設け、遅延時間を短くしたとしても、
最小遅延時間は各遅延要素の遅延時間によって制限され
る。このような従来の電圧制御発振器では一般に、遅延
時間のきざみが大きすぎるため、基準周波数に追従する
のに充分な周波数分解能を得ることができない。
【０００６】
【発明が解決しようとする課題】そこで本発明の目的
は、遅延要素に与える制御信号のデコード回路を複雑に
することなく、従来の発振器より短い遅延時間のきざみ
を実現したディジタル電圧制御発振器を提供することに
ある。本発明の他の目的は、ディジタル制御信号の状態
が変るごとに、出力周波数を高く、あるいは低くして単
調出力を保証するようにしたディジタル電圧制御発振器
を提供することにある。
は、遅延要素に与える制御信号のデコード回路を複雑に
することなく、従来の発振器より短い遅延時間のきざみ
を実現したディジタル電圧制御発振器を提供することに
ある。本発明の他の目的は、ディジタル制御信号の状態
が変るごとに、出力周波数を高く、あるいは低くして単
調出力を保証するようにしたディジタル電圧制御発振器
を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、高い精度で基
準信号に追従する電圧制御発振器を備えたディジタル・
フェーズ・ロック・ループを提供するものである。フェ
ーズ・ロック・ループは電圧制御発振器に加えて、位相
検出器とアップ／ダウン・カウンタとを備えている。デ
ィジタル電圧制御発振器はアップ／ダウン・カウンタか
ら受信した第１群の制御信号に応答して、周波数を制御
できる出力信号を出力する。位相検出器はその出力信号
を受信し、その周波数と基準信号の周波数とを比較す
る。そして比較結果にもとづいて、第１群の制御信号の
状態を決定する第２の制御信号をアップ／ダウン・カウ
ンタに出力する。
準信号に追従する電圧制御発振器を備えたディジタル・
フェーズ・ロック・ループを提供するものである。フェ
ーズ・ロック・ループは電圧制御発振器に加えて、位相
検出器とアップ／ダウン・カウンタとを備えている。デ
ィジタル電圧制御発振器はアップ／ダウン・カウンタか
ら受信した第１群の制御信号に応答して、周波数を制御
できる出力信号を出力する。位相検出器はその出力信号
を受信し、その周波数と基準信号の周波数とを比較す
る。そして比較結果にもとづいて、第１群の制御信号の
状態を決定する第２の制御信号をアップ／ダウン・カウ
ンタに出力する。
【０００８】ディジタル電圧制御発振器はデコーダと遅
延要素のアレーとを備えている。デコーダはアップ／ダ
ウン・カウンタから第１群の制御信号を受信し、それに
応答してアレーの１つまたは複数の遅延要素をデコーダ
出力線を通じて選択的に能動化する。遅延要素のアレー
は、個々の遅延要素の行および列のマトリクスから成
り、各遅延要素は直列に接続したインバータおよびコン
デンサから成る。
延要素のアレーとを備えている。デコーダはアップ／ダ
ウン・カウンタから第１群の制御信号を受信し、それに
応答してアレーの１つまたは複数の遅延要素をデコーダ
出力線を通じて選択的に能動化する。遅延要素のアレー
は、個々の遅延要素の行および列のマトリクスから成
り、各遅延要素は直列に接続したインバータおよびコン
デンサから成る。
【０００９】動作時、アップ／ダウン・カウンタは位相
検出器が発生した第２の制御信号を受信する。この制御
信号は、基準周波数と電圧制御発振器の出力周波数との
差を表す誤差信号である。アップ／ダウン・カウンタ
は、出力周波数が基準周波数より高いことを誤差信号が
示す場合にはカウントアップし、出力周波数が基準周波
数より低いことを誤差信号が示す場合にはカウントダウ
ンする。アップ／ダウン・カウンタに蓄積された計数値
は第１群の制御信号の状態によって表され、それはアッ
プ／ダウン・カウンタからデコーダに出力される。
検出器が発生した第２の制御信号を受信する。この制御
信号は、基準周波数と電圧制御発振器の出力周波数との
差を表す誤差信号である。アップ／ダウン・カウンタ
は、出力周波数が基準周波数より高いことを誤差信号が
示す場合にはカウントアップし、出力周波数が基準周波
数より低いことを誤差信号が示す場合にはカウントダウ
ンする。アップ／ダウン・カウンタに蓄積された計数値
は第１群の制御信号の状態によって表され、それはアッ
プ／ダウン・カウンタからデコーダに出力される。
【００１０】バイナリに符号化された第１群の制御信号
は、デコーダの出力線の状態を決める。そしてデコーダ
の出力線は、アレー内のどの遅延要素を能動化するかを
決める。アレー内の１つの遅延要素に対して一本のデコ
ーダ出力線を設けている。遅延要素は、コンデンサとそ
れに対応するインバータとから成る回路に対して、各遅
延要素に関連するコンデンサを切換接続あるいは切換切
断するためのデコーダ出力線を通じて、デコーダにより
選択的に能動化あるいは非能動化される。電圧制御発振
器の出力周波数は、デコーダによって多くの遅延要素を
能動化するほど低くなる。
は、デコーダの出力線の状態を決める。そしてデコーダ
の出力線は、アレー内のどの遅延要素を能動化するかを
決める。アレー内の１つの遅延要素に対して一本のデコ
ーダ出力線を設けている。遅延要素は、コンデンサとそ
れに対応するインバータとから成る回路に対して、各遅
延要素に関連するコンデンサを切換接続あるいは切換切
断するためのデコーダ出力線を通じて、デコーダにより
選択的に能動化あるいは非能動化される。電圧制御発振
器の出力周波数は、デコーダによって多くの遅延要素を
能動化するほど低くなる。
【００１１】電圧制御発振器のデコーダを具現する論理
回路は、アレーの各遅延要素ごとに、多くて１つのＡＮ
Ｄゲートと１つのＯＲゲートとを備えている。バイナリ
に符号化した第１群の制御信号は、ＡＮＤゲートおよび
ＯＲゲートの入力として用いる。各ＯＲゲートの出力線
がデコーダの出力線となっている。この論理回路は、２
n 個の遅延要素のアレーに対して最大でｎの制御信号を
必要とする。
回路は、アレーの各遅延要素ごとに、多くて１つのＡＮ
Ｄゲートと１つのＯＲゲートとを備えている。バイナリ
に符号化した第１群の制御信号は、ＡＮＤゲートおよび
ＯＲゲートの入力として用いる。各ＯＲゲートの出力線
がデコーダの出力線となっている。この論理回路は、２
n 個の遅延要素のアレーに対して最大でｎの制御信号を
必要とする。
【００１２】遅延要素がマトリクス状に配列されている
ので、このマトリクスによって得られる絶対遅延時間
は、能動化したインバータとコンデンサとの組み合せの
それぞれの遅延時間の総和を行の数で割ったものとな
る。従って、遅延時間のきざみを小さくするには、遅延
要素の行の数をそのために必要な充分な大きさとすれば
良い。
ので、このマトリクスによって得られる絶対遅延時間
は、能動化したインバータとコンデンサとの組み合せの
それぞれの遅延時間の総和を行の数で割ったものとな
る。従って、遅延時間のきざみを小さくするには、遅延
要素の行の数をそのために必要な充分な大きさとすれば
良い。
【００１３】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１に典型的なディジタル・フェーズ・ロッ
ク・ループ１０を模式的に示す。このフェーズ・ロック
・ループは、本発明の原理に従って構成したディジタル
電圧制御発振器（ＤＶＣＯ）１２と、位相検出器１４
と、アップ／ダウン・カウンタ１６とを備えている。デ
ィジタル電圧制御発振器１２は、アップ／ダウン・カウ
ンタ１６から受信した第１群の制御信号１８に応答し
て、周波数ＦOUT の出力信号２０を出力する。位相検出
器１４は出力信号２０を受信して、その周波数ＦOUT と
基準信号２２の周波数Ｆref とを比較し、比較結果にも
とづいてアップ／ダウン・カウンタ１６に第２の制御信
号２４を出力する。アップ／ダウン・カウンタ１６はこ
の第２の制御信号にもとづいて、第１群の制御信号１８
の状態を決定する。図１にアップ／ダウン・カウンタの
例を示したが、他のタイプのディジタル・フィルタを用
いてアップ／ダウン・カウンタ１６の機能を実現するこ
とも可能である。ディジタル電圧制御発振器１２以外の
部分の、図１のディジタル・フェーズ・ロック・ループ
１０の構成および動作は、当業者にとって既知である。
説明する。図１に典型的なディジタル・フェーズ・ロッ
ク・ループ１０を模式的に示す。このフェーズ・ロック
・ループは、本発明の原理に従って構成したディジタル
電圧制御発振器（ＤＶＣＯ）１２と、位相検出器１４
と、アップ／ダウン・カウンタ１６とを備えている。デ
ィジタル電圧制御発振器１２は、アップ／ダウン・カウ
ンタ１６から受信した第１群の制御信号１８に応答し
て、周波数ＦOUT の出力信号２０を出力する。位相検出
器１４は出力信号２０を受信して、その周波数ＦOUT と
基準信号２２の周波数Ｆref とを比較し、比較結果にも
とづいてアップ／ダウン・カウンタ１６に第２の制御信
号２４を出力する。アップ／ダウン・カウンタ１６はこ
の第２の制御信号にもとづいて、第１群の制御信号１８
の状態を決定する。図１にアップ／ダウン・カウンタの
例を示したが、他のタイプのディジタル・フィルタを用
いてアップ／ダウン・カウンタ１６の機能を実現するこ
とも可能である。ディジタル電圧制御発振器１２以外の
部分の、図１のディジタル・フェーズ・ロック・ループ
１０の構成および動作は、当業者にとって既知である。
【００１４】ディジタル電圧制御発振器１２は、図２に
示す（ｉ）デコーダ２６と、図３に示す遅延要素３０の
アレー２８とを備えている。デコーダ２６は第１群の制
御信号１８をアップ／ダウン・カウンタ１６から受信
し、それに応答してアレー２８の遅延要素３０の中の１
つまたは複数を、出力線３２を通じて選択的に能動化す
る。
示す（ｉ）デコーダ２６と、図３に示す遅延要素３０の
アレー２８とを備えている。デコーダ２６は第１群の制
御信号１８をアップ／ダウン・カウンタ１６から受信
し、それに応答してアレー２８の遅延要素３０の中の１
つまたは複数を、出力線３２を通じて選択的に能動化す
る。
【００１５】図３の遅延要素３０のアレー２８は、遅延
要素がｒ行、ｃ列のマトリクス状に配列されているとい
う点を除き（単に１列ではなく）、一般的なリング発振
器として動作する。各行ｒは、列の両端が導電線３４に
よって接続され、リングを形成している。遅延要素の各
列ｃはアレーの段という。図３に示すように、この望ま
しい実施例では、アレー２８の各遅延要素３０は、イン
バータ２９と、スイッチ３３によってインバータに接続
したコンデンサとにより構成している。ただし、従来よ
り知られている他の形の遅延要素を用いて、遅延時間を
段階的に変化させるようにすることも可能である。
要素がｒ行、ｃ列のマトリクス状に配列されているとい
う点を除き（単に１列ではなく）、一般的なリング発振
器として動作する。各行ｒは、列の両端が導電線３４に
よって接続され、リングを形成している。遅延要素の各
列ｃはアレーの段という。図３に示すように、この望ま
しい実施例では、アレー２８の各遅延要素３０は、イン
バータ２９と、スイッチ３３によってインバータに接続
したコンデンサとにより構成している。ただし、従来よ
り知られている他の形の遅延要素を用いて、遅延時間を
段階的に変化させるようにすることも可能である。
【００１６】遅延要素３０の各行ｒは、奇数番号のイン
バータとコンデンサとの組みから成り、各組みの遅延時
間はｔd である。この奇数番号の遅延要素によって発振
器は発振する。すなわち、論理的な立上りのエッジがア
レーの各段を伝播すると、それは立下りエッジとなり、
そして再度各段を伝播して、再び立上りエッジとなる。
すべての段を伝播するのに要する時間はｃ×ｔd である
から、発振信号の周期は２×ｃ×ｔd となり、周波数は
１／（２×ｃ×ｔd ）となる。遅延要素の各行のゲイン
は、発振を維持するのに充分な値となっている。
バータとコンデンサとの組みから成り、各組みの遅延時
間はｔd である。この奇数番号の遅延要素によって発振
器は発振する。すなわち、論理的な立上りのエッジがア
レーの各段を伝播すると、それは立下りエッジとなり、
そして再度各段を伝播して、再び立上りエッジとなる。
すべての段を伝播するのに要する時間はｃ×ｔd である
から、発振信号の周期は２×ｃ×ｔd となり、周波数は
１／（２×ｃ×ｔd ）となる。遅延要素の各行のゲイン
は、発振を維持するのに充分な値となっている。
【００１７】動作中、アップ／ダウン・カウンタ１６
（図１参照）は、位相検出器１４が発生する誤差信号で
ある第２の制御信号２４を受信する。この誤差信号２４
は一連のパルスであり、アップ／ダウン・カウンタ１６
に供給される。アップ／ダウン・カウンタは、出力信号
の周波数ＦOUT が基準周波数Ｆref より低いことを誤差
信号２４が示している場合には、カウントダウンし、出
力信号の周波数ＦOUT が基準周波数Ｆref より高いこと
を誤差信号２４が示している場合には、カウントアップ
する。ディジタル・フェーズ・ロック・ループ１０がロ
ックされた定常状態では、アップ／ダウン・カウンタは
通常、１または２カウントするごとに、カウントアップ
とカウントダウンとを交互に行なう。
（図１参照）は、位相検出器１４が発生する誤差信号で
ある第２の制御信号２４を受信する。この誤差信号２４
は一連のパルスであり、アップ／ダウン・カウンタ１６
に供給される。アップ／ダウン・カウンタは、出力信号
の周波数ＦOUT が基準周波数Ｆref より低いことを誤差
信号２４が示している場合には、カウントダウンし、出
力信号の周波数ＦOUT が基準周波数Ｆref より高いこと
を誤差信号２４が示している場合には、カウントアップ
する。ディジタル・フェーズ・ロック・ループ１０がロ
ックされた定常状態では、アップ／ダウン・カウンタは
通常、１または２カウントするごとに、カウントアップ
とカウントダウンとを交互に行なう。
【００１８】実時間動作においてアップ／ダウン・カウ
ンタに蓄積された計数値は、第１群の制御信号１８の状
態によって表示され、これらの制御信号はアップ／ダウ
ン・カウンタからデコーダに出力される。制御信号（バ
イナリに符号化されている）１８によってデコーダの出
力線３２の状態が決まり、そしてデコーダの出力線３２
によって、アレー２８内のどの遅延要素３０を能動化す
るかが決まる。一本の出力線３２が、図３の遅延要素３
０のいずれかに対応しており、対応している遅延要素が
デコーダによって能動化される。このようにして、アッ
プ／ダウン・カウンタ１６の出力によってディジタル電
圧制御発振器１２の出力周波数が決定する。
ンタに蓄積された計数値は、第１群の制御信号１８の状
態によって表示され、これらの制御信号はアップ／ダウ
ン・カウンタからデコーダに出力される。制御信号（バ
イナリに符号化されている）１８によってデコーダの出
力線３２の状態が決まり、そしてデコーダの出力線３２
によって、アレー２８内のどの遅延要素３０を能動化す
るかが決まる。一本の出力線３２が、図３の遅延要素３
０のいずれかに対応しており、対応している遅延要素が
デコーダによって能動化される。このようにして、アッ
プ／ダウン・カウンタ１６の出力によってディジタル電
圧制御発振器１２の出力周波数が決定する。
【００１９】遅延要素３０は、出力線３２を通じ、デコ
ーダ２６によって選択的に能動化また非能動化するが、
その際、各遅延要素に関連するコンデンサを、コンデン
サ３１、インバータ２９、ならびにスイッチ３３から成
る回路に対して、スイッチにより接続あるいは切断す
る。スイッチ３３によってコンデンサ３１を上記回路か
ら切断した場合、遅延要素の遅延時間は、インバータ２
９の本来の遅延時間にもとづく最小の値となる。スイッ
チ３３によってコンデンサ３１を上記回路に接続した場
合、遅延要素の遅延時間は、やや大きい値となる。
ーダ２６によって選択的に能動化また非能動化するが、
その際、各遅延要素に関連するコンデンサを、コンデン
サ３１、インバータ２９、ならびにスイッチ３３から成
る回路に対して、スイッチにより接続あるいは切断す
る。スイッチ３３によってコンデンサ３１を上記回路か
ら切断した場合、遅延要素の遅延時間は、インバータ２
９の本来の遅延時間にもとづく最小の値となる。スイッ
チ３３によってコンデンサ３１を上記回路に接続した場
合、遅延要素の遅延時間は、やや大きい値となる。
【００２０】アップ／ダウン・カウンタ１６がカウント
アップを行なうとき（出力信号の周波数ＦOUT が基準周
波数Ｆref より大きい場合）、より多くの出力線３２が
能動となり、より多数の遅延要素が選択的に能動化され
る。従ってアレー２８の絶対遅延時間が長くなり、出力
周波数ＦOUT は低下する。なお、出力周波数が低下する
のは、出力周波数ＦOUT が、インバータとコンデンサと
のそれぞれの組みの遅延時間ｔd に逆比例し、遅延時間
が大きくなると出力周波数が低下するからである。逆
に、アップ／ダウン・カウンタ１６がカウントダウンを
行なうとき（出力信号の周波数ＦOUT が基準周波数Ｆ
ref より小さい場合）、出力線３２は選択的に非能動と
なり、遅延要素は選択的に非能動化される。その結果、
アレー２８の絶対遅延時間が短くなり、ディジタル電圧
制御発振器の出力周波数ＦOUT は高くなる。このように
して、アップ／ダウン・カウンタ１６が出力する制御信
号１８の状態が変化しても、周波数ＦOUT は常にそれに
応じて変化するので、絶対遅延時間の同一性が保証され
る。
アップを行なうとき（出力信号の周波数ＦOUT が基準周
波数Ｆref より大きい場合）、より多くの出力線３２が
能動となり、より多数の遅延要素が選択的に能動化され
る。従ってアレー２８の絶対遅延時間が長くなり、出力
周波数ＦOUT は低下する。なお、出力周波数が低下する
のは、出力周波数ＦOUT が、インバータとコンデンサと
のそれぞれの組みの遅延時間ｔd に逆比例し、遅延時間
が大きくなると出力周波数が低下するからである。逆
に、アップ／ダウン・カウンタ１６がカウントダウンを
行なうとき（出力信号の周波数ＦOUT が基準周波数Ｆ
ref より小さい場合）、出力線３２は選択的に非能動と
なり、遅延要素は選択的に非能動化される。その結果、
アレー２８の絶対遅延時間が短くなり、ディジタル電圧
制御発振器の出力周波数ＦOUT は高くなる。このように
して、アップ／ダウン・カウンタ１６が出力する制御信
号１８の状態が変化しても、周波数ＦOUT は常にそれに
応じて変化するので、絶対遅延時間の同一性が保証され
る。
【００２１】遅延要素３０が行と列のマトリクス状に配
列されているので、通常のリング発振器のように遅延要
素が１行だけの場合と比べ、特定の遅延要素を能動化あ
るいは非能動化したとき、出力周波数ＦOUT に与えるそ
の影響は小さい。遅延要素が１行だけの場合には、リン
グ発振器の絶対遅延時間は、インバータとコンデンサと
の各組みの遅延時間ｔd の和である。しかし、図３のマ
トリクス配列の場合には、マトリクス配列で得られる絶
対遅延時間は、インバータとコンデンサとのすべての組
みの遅延時間の平均となる。マトリクス配列の場合の遅
延時間のきざみは、１つの遅延要素の遅延時間をマトリ
クスの行の数で割ったものとなる。従って、遅延時間の
きざみを小さくするには、行の数をそのために必要な充
分な大きさとすれば良い。
列されているので、通常のリング発振器のように遅延要
素が１行だけの場合と比べ、特定の遅延要素を能動化あ
るいは非能動化したとき、出力周波数ＦOUT に与えるそ
の影響は小さい。遅延要素が１行だけの場合には、リン
グ発振器の絶対遅延時間は、インバータとコンデンサと
の各組みの遅延時間ｔd の和である。しかし、図３のマ
トリクス配列の場合には、マトリクス配列で得られる絶
対遅延時間は、インバータとコンデンサとのすべての組
みの遅延時間の平均となる。マトリクス配列の場合の遅
延時間のきざみは、１つの遅延要素の遅延時間をマトリ
クスの行の数で割ったものとなる。従って、遅延時間の
きざみを小さくするには、行の数をそのために必要な充
分な大きさとすれば良い。
【００２２】マトリクス配列の場合には、遅延要素３０
を能動化（ＦOUT を下げるため）あるいは非能動化（Ｆ
OUT を上げるため）する順序は、単一行配列の場合に比
べ、より重要である。単一行配列の遅延要素を能動化あ
るいは非能動化する場合には、順序は重要ではない。し
かし、マトリクス配列の場合には、遅延要素は列ベース
で能動化あるいは非能動化すべきではなく、１つの行の
遅延要素は、次の行に移る前に、すべてを能動化あるい
は非能動化する。いくつかの行ですべての遅延要素を選
択し、他の行で遅延要素をまったく選択しなかった場合
には、アレー２８の出力波形にノッチが発生することに
なる。このノッチは、すべての遅延要素を能動化した行
と、遅延要素をまったく能動化しなかった行と間の伝播
時間の差によるものである（ただし、１つの行には充分
な数の遅延要素が含まれ、遷移時間が、行の全伝播時間
に比べて短いものとする）。
を能動化（ＦOUT を下げるため）あるいは非能動化（Ｆ
OUT を上げるため）する順序は、単一行配列の場合に比
べ、より重要である。単一行配列の遅延要素を能動化あ
るいは非能動化する場合には、順序は重要ではない。し
かし、マトリクス配列の場合には、遅延要素は列ベース
で能動化あるいは非能動化すべきではなく、１つの行の
遅延要素は、次の行に移る前に、すべてを能動化あるい
は非能動化する。いくつかの行ですべての遅延要素を選
択し、他の行で遅延要素をまったく選択しなかった場合
には、アレー２８の出力波形にノッチが発生することに
なる。このノッチは、すべての遅延要素を能動化した行
と、遅延要素をまったく能動化しなかった行と間の伝播
時間の差によるものである（ただし、１つの行には充分
な数の遅延要素が含まれ、遷移時間が、行の全伝播時間
に比べて短いものとする）。
【００２３】遅延要素のマトリクス配列の設計において
もう一つ重要なことは、各行が等しい出力インピーダン
スを持つようにし、かつそれらがある程度高い値である
ようにすることである。そうすることによって、平均遅
延時間の計算において、各行の遅延要素の重みが等しく
なって、行の平均を良好なものとすることができる。ま
た、瞬時出力電圧が行の間で異なっている場合、遷移電
流が流れ易くなるが、上述のような設計にすれば、それ
を最小限のものに抑えることができる。
もう一つ重要なことは、各行が等しい出力インピーダン
スを持つようにし、かつそれらがある程度高い値である
ようにすることである。そうすることによって、平均遅
延時間の計算において、各行の遅延要素の重みが等しく
なって、行の平均を良好なものとすることができる。ま
た、瞬時出力電圧が行の間で異なっている場合、遷移電
流が流れ易くなるが、上述のような設計にすれば、それ
を最小限のものに抑えることができる。
【００２４】従って、上述したような要因による、出力
周波数ＦOUT に対する悪影響を最小限のものとするた
め、アレー２８の遅延要素は、列ごとではなく、行ごと
に能動化あるいは非能動化する。遅延要素３０1,1 （図
３参照）をまず能動化し、次に遅延要素３０2,1 という
ように順番に能動化して、最後に、マトリクスの最後の
遅延要素３０r,c を能動化する。従って、アレー２８の
出力波形に表れるノッチは最小限のものとなり、マトリ
クスによる絶対遅延時間は、より真の平均遅延時間（各
行において能動化したインバータとコンデンサとの組み
により得られる遅延時間ｔd の総和を、行の数ｒで割っ
たもの）を近似するものとなる。
周波数ＦOUT に対する悪影響を最小限のものとするた
め、アレー２８の遅延要素は、列ごとではなく、行ごと
に能動化あるいは非能動化する。遅延要素３０1,1 （図
３参照）をまず能動化し、次に遅延要素３０2,1 という
ように順番に能動化して、最後に、マトリクスの最後の
遅延要素３０r,c を能動化する。従って、アレー２８の
出力波形に表れるノッチは最小限のものとなり、マトリ
クスによる絶対遅延時間は、より真の平均遅延時間（各
行において能動化したインバータとコンデンサとの組み
により得られる遅延時間ｔd の総和を、行の数ｒで割っ
たもの）を近似するものとなる。
【００２５】図４は、遅延要素３０のアレー２８の動作
を制御するデコーダ２６の具体例であり、最小限必要な
論理回路を直列接続した構成となっている。必要な論理
回路はＡＮＤゲート３８とＯＲゲート４０だけである。
第１群の制御信号１８はアドレス線Ａ1 〜Ａn として示
している。デコーダの論理部分はＡＮＤゲート３８とＯ
Ｒゲート４０によって表し、ＯＲゲートの出力がデコー
ダの出力線３２となっている。従って、必要なＯＲゲー
トの数は、ｒ×ｃマトリクスの遅延要素３０の数に等し
い。
を制御するデコーダ２６の具体例であり、最小限必要な
論理回路を直列接続した構成となっている。必要な論理
回路はＡＮＤゲート３８とＯＲゲート４０だけである。
第１群の制御信号１８はアドレス線Ａ1 〜Ａn として示
している。デコーダの論理部分はＡＮＤゲート３８とＯ
Ｒゲート４０によって表し、ＯＲゲートの出力がデコー
ダの出力線３２となっている。従って、必要なＯＲゲー
トの数は、ｒ×ｃマトリクスの遅延要素３０の数に等し
い。
【００２６】上述したように、アレー２８の遅延要素３
０の能動化においては、遅延要素３０1,1 をまず能動化
し、それに続く行の遅延要素を能動化し、さらに列の遅
延要素、そして最後に遅延要素３０r,c を能動化する。
バイナリに符号化したアドレス線Ａ1 〜Ａn はＡＮＤゲ
ートおよびＯＲゲート４０の入力として用いる。ＯＲゲ
ートの出力は、対応する遅延要素および１つ前のＯＲゲ
ートの入力として用いる。従って、あるＯＲゲートの出
力（すなわち、デコーダ出力線）が能動であるとき、そ
の上のＯＲゲートもすべて能動となる。このように論理
設計することによって、マトリクスのある遅延要素を能
動化したとき、その列内で、その上にあるすべての他の
遅延要素およびそれに先立つすべての列の遅延要素を能
動化することになる。
０の能動化においては、遅延要素３０1,1 をまず能動化
し、それに続く行の遅延要素を能動化し、さらに列の遅
延要素、そして最後に遅延要素３０r,c を能動化する。
バイナリに符号化したアドレス線Ａ1 〜Ａn はＡＮＤゲ
ートおよびＯＲゲート４０の入力として用いる。ＯＲゲ
ートの出力は、対応する遅延要素および１つ前のＯＲゲ
ートの入力として用いる。従って、あるＯＲゲートの出
力（すなわち、デコーダ出力線）が能動であるとき、そ
の上のＯＲゲートもすべて能動となる。このように論理
設計することによって、マトリクスのある遅延要素を能
動化したとき、その列内で、その上にあるすべての他の
遅延要素およびそれに先立つすべての列の遅延要素を能
動化することになる。
【００２７】図５に、遅延要素の種々のサイズのマトリ
クスを制御するための制御入力を示す。図に示したマト
リクスのサイズは、６つの遅延要素（３つの遅延要素か
ら成る行が２つある場合を仮定）から３３の遅延要素
（例えば、１１の遅延要素から成る行が３つある場合）
の範囲であるが、さらに大きいサイズであってもよい。
２3 個以下の遅延要素から成るマトリクスの場合（例え
ば、２×３のマトリクス）、３本のアドレス線Ａ1 〜Ａ
3 が必要である。２4 個以下の遅延要素から成るマトリ
クスの場合（例えば、３×５のマトリクス）、４本のア
ドレス線Ａ1 〜Ａ4 が必要である。従って、２n 個以下
の遅延要素から成るマトリクスの場合、第１群の制御信
号１８（Ａ1 〜Ａn ）としては最大ｎの制御信号が必要
である。
クスを制御するための制御入力を示す。図に示したマト
リクスのサイズは、６つの遅延要素（３つの遅延要素か
ら成る行が２つある場合を仮定）から３３の遅延要素
（例えば、１１の遅延要素から成る行が３つある場合）
の範囲であるが、さらに大きいサイズであってもよい。
２3 個以下の遅延要素から成るマトリクスの場合（例え
ば、２×３のマトリクス）、３本のアドレス線Ａ1 〜Ａ
3 が必要である。２4 個以下の遅延要素から成るマトリ
クスの場合（例えば、３×５のマトリクス）、４本のア
ドレス線Ａ1 〜Ａ4 が必要である。従って、２n 個以下
の遅延要素から成るマトリクスの場合、第１群の制御信
号１８（Ａ1 〜Ａn ）としては最大ｎの制御信号が必要
である。
【００２８】以上、ディジタル・フェーズ・ロック・ル
ープで用いるディジタル電圧制御発振器の望ましい実施
例について説明した。しかし、上述した実施例はあくま
でも例として示したものであり、本発明はそれに限定さ
れるものではない。そして、本発明の趣旨から逸脱しな
い範囲で、種々の組み替え、改良、ならびに置き換えを
行なうことが可能である。
ープで用いるディジタル電圧制御発振器の望ましい実施
例について説明した。しかし、上述した実施例はあくま
でも例として示したものであり、本発明はそれに限定さ
れるものではない。そして、本発明の趣旨から逸脱しな
い範囲で、種々の組み替え、改良、ならびに置き換えを
行なうことが可能である。
【図１】本発明のディジタル電圧制御発振器を含むディ
ジタル・フェーズ・ロック・ループを示すブロック図で
ある。
ジタル・フェーズ・ロック・ループを示すブロック図で
ある。
【図２】図３の遅延要素のアレーと共に、図１のディジ
タル電圧制御発振器を構成するデコーダを示す図であ
る。
タル電圧制御発振器を構成するデコーダを示す図であ
る。
【図３】図２のデコーダと共に、図１のディジタル電圧
制御発振器を構成する遅延要素のアレーを示す図であ
る。
制御発振器を構成する遅延要素のアレーを示す図であ
る。
【図４】図２のデコーダを実現する論理回路を示す図で
ある。
ある。
【図５】図２のデコーダに与える制御入力を示すチャー
トである。
トである。
１０ ディジタル・フェーズ・ロック・ループ １２ ディジタル電圧制御発振器 １４ 位相検出器 １６ アップ／ダウン・カウンタ １８ 第１群の制御信号 ２０ 出力信号 ２２ 基準信号 ２４ 第２の制御信号 ２６ デコーダ ２８ アレー ２９ インバータ ３０ 遅延要素 ３１ コンデンサ ３２ 出力線 ３３ スイッチ ３４ 導電線 ３８ ＡＮＤゲート ４０ ＯＲゲート
フロントページの続き (72)発明者 イリア・イオシフォヴィッチ・ノヴォフ アメリカ合衆国 バーモント州 エセッ クス ジャンクション スージー ウイ ルソン アール ディー 79 (56)参考文献 特開 平４−44413（ＪＰ，Ａ) 特開 平５−227020（ＪＰ，Ａ) 特開 平４−165809（ＪＰ，Ａ) 特開 昭58−89031（ＪＰ，Ａ) 特開 昭58−25710（ＪＰ，Ａ) 特開 平５−315899（ＪＰ，Ａ) 特開 平５−268002（ＪＰ，Ａ) 米国特許5132633（ＵＳ，Ａ)
Claims (7)
- 【請求項１】第１群の制御信号に応答して出力信号を出
力するディジタル電圧制御発振器と、 前記出力信号を受信してその周波数を基準信号の周波数
と比較し、その比較結果にもとづいて第２の制御信号を
出力する位相検出器と、 前記第２の制御信号に応答して、前記第１群の制御信号
を前記ディジタル電圧制御発振器に出力するディジタル
・フィルタとを有し、 前記ディジタル電圧制御発振器が、遅延要素のアレー
と、前記第１群の制御信号を受信し、それに応答して、
前記遅延要素の１つまたは複数を選択的に能動化するデ
コーダとを有し、さらに、 前記遅延要素のアレーは、複数ｃの遅延要素が直列に配
列されて１つの行をなし、該行が複数ｒあることによ
り、個々の遅延要素が複数ｒの行と複数ｃの列のマトリ
クスに配列される構成からなり、個々の遅延要素は所定
の順序で選択的に能動化し、前記所定の順序は、前記マ
トリクスの第１行、第１列の遅延要素から始まり、前記
第１列を、前記第１列のすべての遅延要素を能動化する
まで順次下り、それに続いて第２の列を能動化し、そし
て同様の順序で残りの列を能動化する ことを特徴とする
ディジタル・フェーズ・ロック・ループ。 - 【請求項２】前記ディジタル・フィルタは、アップ／ダ
ウン・カウンタを備えたことを特徴とする請求項１記載
のディジタル・フェーズ・ロック・ループ。 - 【請求項３】前記遅延要素のそれぞれは、インバータと
コンデンサとを含む遅延回路から成り、前記デコーダに
よる遅延要素の１つまたは複数の選択的な能動化が、前
記インバータに対する前記コンデンサの選択的な切換接
続によっておこなわれることを特徴とする請求項１記載
のディジタル・フェーズ・ロック・ループ。 - 【請求項４】前記デコーダは、ＡＮＤゲートとＯＲゲー
トからなることを特徴とする請求項１記載のディジタル
・フェーズ・ロック・ループ。 - 【請求項５】複数ｃの遅延要素が直列に配列されて１つ
の行をなし、該行が複数ｒあることにより、個々の遅延
要素が複数ｒの行と複数ｃの列のマトリクスに配列され
る構成からなる遅延要素のアレーと、 第１の制御信号を受信し、それに応答して前記アレーの
前記遅延要素の１つまたは複数を選択的に能動化するデ
コーダとを備えた、 ことを特徴とするディジタル・フェーズ・ロック・ルー
プで用いるディジタル電圧制御発振器。 - 【請求項６】前記遅延要素のそれぞれは、インバータと
コンデンサとを含む遅延回路から成り、前記デコーダに
よる遅延要素の１つまたは複数の選択的な能動化が、前
記インバータに対する前記コンデンサの選択的な切換接
続によっておこなわれることを特徴とする請求項５記載
のディジタル電圧制御発振器。 - 【請求項７】前記デコーダは、ＡＮＤゲートとＯＲゲー
トからなることを特徴とする請求項５記載のディジタル
電圧制御発振器。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/037,202 US5347234A (en) | 1993-03-26 | 1993-03-26 | Digital voltage controlled oscillator |
| US037202 | 1993-03-26 | ||
| US37202 | 1993-03-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0795054A JPH0795054A (ja) | 1995-04-07 |
| JP2721115B2 true JP2721115B2 (ja) | 1998-03-04 |
Family
ID=21893006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6009070A Expired - Lifetime JP2721115B2 (ja) | 1993-03-26 | 1994-01-31 | ディジタル・フェーズ・ロック・ループおよびディジタル電圧制御発振器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5347234A (ja) |
| JP (1) | JP2721115B2 (ja) |
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| JP2734380B2 (ja) * | 1994-09-06 | 1998-03-30 | 日本電気株式会社 | 電圧制御発振器およびフェーズロックドループ回路 |
| JP2771464B2 (ja) * | 1994-09-29 | 1998-07-02 | 日本電気アイシーマイコンシステム株式会社 | ディジタルｐｌｌ回路 |
| JP3494747B2 (ja) * | 1995-03-31 | 2004-02-09 | 石塚電子株式会社 | 薄膜温度センサ及びその製造方法 |
| US5923715A (en) * | 1996-12-19 | 1999-07-13 | Kabushiki Kaisha Toshiba | Digital phase-locked loop circuit |
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