JPH0444413A - 発振器 - Google Patents
発振器Info
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- JPH0444413A JPH0444413A JP2151648A JP15164890A JPH0444413A JP H0444413 A JPH0444413 A JP H0444413A JP 2151648 A JP2151648 A JP 2151648A JP 15164890 A JP15164890 A JP 15164890A JP H0444413 A JPH0444413 A JP H0444413A
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- JP
- Japan
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- capacitance
- control terminal
- digital signal
- oscillator
- diode
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 10
- 230000010355 oscillation Effects 0.000 description 10
- 230000002441 reversible effect Effects 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、デジタルＰＬＬ回路への応用に適し、デジタ
ル信号により周波数が制御される発振器の構成に関する
ものである。
ル信号により周波数が制御される発振器の構成に関する
ものである。
従来のデジタルＰＬＬ回路のブロック図を第７図に示す
。入力端子ｖ１と高力端子Ｖｏにおける信号を位相比較
器または位相周波数比較器ｌ○（以下、ＰＦＣという）
により比較する。
。入力端子ｖ１と高力端子Ｖｏにおける信号を位相比較
器または位相周波数比較器ｌ○（以下、ＰＦＣという）
により比較する。
ＰＦＣＩＯの出力はデジタルフィルタ１１を介し、デジ
タル信号として可逆カウンタ１２に入力される。可逆カ
ウンタ１２により積算されたデジタル信号はＤ／Ａ変換
器１４によりアナログ信号に変換され、電圧制御発振器
１５（以下、ｖＣＯという）に入力される。そして、ｖ
ＣＯ１５の出力が高力端子Ｖｏに接続されている。
タル信号として可逆カウンタ１２に入力される。可逆カ
ウンタ１２により積算されたデジタル信号はＤ／Ａ変換
器１４によりアナログ信号に変換され、電圧制御発振器
１５（以下、ｖＣＯという）に入力される。そして、ｖ
ＣＯ１５の出力が高力端子Ｖｏに接続されている。
このデジタルＰＬＬ回路の動作は次の通りである。まず
、入力端子Ｖｉに入力される信号とＶＣＯ１５の出力信
号の位相をＰＦＣＩＯにより比較し、位相の前後関係に
対応した出力信号を発生する。入力される信号に対して
ｖＣＯ１５の出力信号の位相が遅れている場合、ＰＦＣ
ＩＯはこれを検知して、遅れ信号を出力する。
、入力端子Ｖｉに入力される信号とＶＣＯ１５の出力信
号の位相をＰＦＣＩＯにより比較し、位相の前後関係に
対応した出力信号を発生する。入力される信号に対して
ｖＣＯ１５の出力信号の位相が遅れている場合、ＰＦＣ
ＩＯはこれを検知して、遅れ信号を出力する。
この信号はデジタルフィルタ１１を介して可逆カウンタ
１２に伝えられ、ＶＣＯ１５の出力信号の位相を進める
方向に可逆カウンタ１２を制御する。ＶＣＯ１５の周波
数制御入力はアナログ電圧であるので、可逆カウンタ１
２のデジタル出力はＤ／Ａ変換器１４により、アナログ
電圧に変換している。
１２に伝えられ、ＶＣＯ１５の出力信号の位相を進める
方向に可逆カウンタ１２を制御する。ＶＣＯ１５の周波
数制御入力はアナログ電圧であるので、可逆カウンタ１
２のデジタル出力はＤ／Ａ変換器１４により、アナログ
電圧に変換している。
［発明が解決しようとする課題］
従来のデジタルＰＬＬ回路の場合、ＰＦＣの出力として
得られるデジタル信号を、ＶＣＯを制御するためにアナ
ログ信号に変換しなければならないという欠点がある。
得られるデジタル信号を、ＶＣＯを制御するためにアナ
ログ信号に変換しなければならないという欠点がある。
特に、Ｄ／Ａ変換器は、アナログ回路であるためデジタ
ル回路との整合性の点で難しく、デジタルＰＬＬ回路を
集積化した場合に製造歩留まりの゛低下の要因となる。
ル回路との整合性の点で難しく、デジタルＰＬＬ回路を
集積化した場合に製造歩留まりの゛低下の要因となる。
本発明の目的は、上記の欠点を除去するもので、Ｄ／Ａ
変換器を用いることなく、デジタル信号により直接周波
数を制御できる発振器の構成を提供することにある。
変換器を用いることなく、デジタル信号により直接周波
数を制御できる発振器の構成を提供することにある。
〔課題を解決するための手段および作用ｊ本発明による
発振器は、環状に入出力が接続された複数の増幅回路と
；前記増幅回路の入力に接続され、制御端子のデジタル
信号入力により前記デジタル信号に応じた重み付けに従
って電気容量が変化する容量素子とを含むものである。
発振器は、環状に入出力が接続された複数の増幅回路と
；前記増幅回路の入力に接続され、制御端子のデジタル
信号入力により前記デジタル信号に応じた重み付けに従
って電気容量が変化する容量素子とを含むものである。
本発明によれば、環状に入出力が接続された複数の増幅
回路による遅延時間を、前記増幅回路の入力に接続され
た容量素子によりデジタル信号に対応して可変させるこ
とで発振周波数を変化させることができる。
回路による遅延時間を、前記増幅回路の入力に接続され
た容量素子によりデジタル信号に対応して可変させるこ
とで発振周波数を変化させることができる。
したがって、インダクタンス素子が不要であり、集積化
に適したものである。
に適したものである。
また、デジタルＰＬＬ回路などの発振器を含むデジタル
回路へ応用する場合、Ｄ／Ａ変換器を省略することがで
きる。
回路へ応用する場合、Ｄ／Ａ変換器を省略することがで
きる。
〔実施例］
以下、実施例より本発明をより詳細に説明する。本発明
の一実施例である発振器を第１図に示す。この発振器は
デジタル値で直接、発振周波数を制御するものであり、
以下、ＤＣＯ（Ｄｉｇｉｔａｌｌｙ Ｃｏｎｔｒｏｌｅ
ｄ ０ｓｃｉｌｌａｔｏｒ）という。
の一実施例である発振器を第１図に示す。この発振器は
デジタル値で直接、発振周波数を制御するものであり、
以下、ＤＣＯ（Ｄｉｇｉｔａｌｌｙ Ｃｏｎｔｒｏｌｅ
ｄ ０ｓｃｉｌｌａｔｏｒ）という。
まず、ＤＣＯの構成を説明する。５段のインバータ１ａ
−ｅ（反転型緩衝増幅器）が、環状に接続され、リング
オシレータを構成している。
−ｅ（反転型緩衝増幅器）が、環状に接続され、リング
オシレータを構成している。
インバータ１ｅの出力が出力端子ｖＯに接続され、それ
以外のインバータ１ａｘｄの入出力の接続点には、制御
端子ＡＯ−Ａ３が可変容量素子としてのダイオード２ｂ
−ｅを介して接続されている。
以外のインバータ１ａｘｄの入出力の接続点には、制御
端子ＡＯ−Ａ３が可変容量素子としてのダイオード２ｂ
−ｅを介して接続されている。
ダイオード２ｂ−ｅは、それぞれ同等の素子を用いて構
成され、制御端子ＡＯには１ケ、制御端子ＡＩには２ケ
、制御端子Ａ２には４ケ、Ａ３には８ケが接続されてい
る。ダイオード２の数が１」御端子ＡＯ−Ａ３に移るに
従い、２倍ずつになり、２進数に対応した重みずけがさ
れている。これにより、制御端子ＡＯ−Ａ３に印加する
デジタル信号により４ビツト、つまり１６通りの容量値
を設定できる。
成され、制御端子ＡＯには１ケ、制御端子ＡＩには２ケ
、制御端子Ａ２には４ケ、Ａ３には８ケが接続されてい
る。ダイオード２の数が１」御端子ＡＯ−Ａ３に移るに
従い、２倍ずつになり、２進数に対応した重みずけがさ
れている。これにより、制御端子ＡＯ−Ａ３に印加する
デジタル信号により４ビツト、つまり１６通りの容量値
を設定できる。
次に、容量値の設定について説明する。第２図は、ダイ
オード２の印加電圧Ｖｇと容量Ｃｇの関係を示したもの
である。リングオシレータを構成するインバータｌの入
出力の接続点における電圧の絶対値を、フラットバンド
ポテンシャルφｂより充分低い値とする。制御端子Ａの
電圧が０ ［Ｖ］の時、ダイオード２は常に逆バイアス
の状態となり、その容量値は小さい。
オード２の印加電圧Ｖｇと容量Ｃｇの関係を示したもの
である。リングオシレータを構成するインバータｌの入
出力の接続点における電圧の絶対値を、フラットバンド
ポテンシャルφｂより充分低い値とする。制御端子Ａの
電圧が０ ［Ｖ］の時、ダイオード２は常に逆バイアス
の状態となり、その容量値は小さい。
方、制御端子の電圧がＶｈ ［Ｖ］の時には、ダイオー
ド２は常に順バイアスの状態となり、その容量値は大き
くなる。この容量差によりリングオシレータの接続点で
の容量性負荷が変化し、インバータ間での伝達遅延時間
が変化する。これにより、ＤＣＯの出力の発振周波数お
よび位相が変化する。
ド２は常に順バイアスの状態となり、その容量値は大き
くなる。この容量差によりリングオシレータの接続点で
の容量性負荷が変化し、インバータ間での伝達遅延時間
が変化する。これにより、ＤＣＯの出力の発振周波数お
よび位相が変化する。
第３゛図は、シミュレーションにより、上述のＤＣＯの
発振周波数の変化を示したものである。
発振周波数の変化を示したものである。
同図において、横軸は入力されるデジタル信号値、縦軸
は発振周波数および遅延時間を示している。第２図に示
した回路を用い、プロセスはＧ ａ Ａ ｓインバータ
を想定し、各ダイオードの面積は１００μｍ°である。
は発振周波数および遅延時間を示している。第２図に示
した回路を用い、プロセスはＧ ａ Ａ ｓインバータ
を想定し、各ダイオードの面積は１００μｍ°である。
同図から明らかなように、発振周波数は８７０ＭＨｚか
ら１． １４ＧＨｚであり、ＩＧＨｚを中心として±１
０％を上回る可変周波数範囲が得られている。
ら１． １４ＧＨｚであり、ＩＧＨｚを中心として±１
０％を上回る可変周波数範囲が得られている。
なお、発振周波数の分解能については、ダイオード１の
面積を１μｍ′程度まで縮小することは容易であるので
、容量値の変化単位量を小さくしてビット数を増加すれ
ば周波数の可変単位は小さくできる。
面積を１μｍ′程度まで縮小することは容易であるので
、容量値の変化単位量を小さくしてビット数を増加すれ
ば周波数の可変単位は小さくできる。
インバータｌの作成時のバラツキにより遅延時間が変化
し、これにより発振周波数が変化することとなる。この
対策として、制御端子ＡＯ〜Ａ３のビット数を増してデ
ジタル信号により補正する。または、インバータ１の遅
延時間のバラツ′キによりも、ダイオード２による遅延
時間の可変ステップ幅を大きくして作成時のバラツキを
低減することができる。
し、これにより発振周波数が変化することとなる。この
対策として、制御端子ＡＯ〜Ａ３のビット数を増してデ
ジタル信号により補正する。または、インバータ１の遅
延時間のバラツ′キによりも、ダイオード２による遅延
時間の可変ステップ幅を大きくして作成時のバラツキを
低減することができる。
また、このような補正を行う他の方法として第４図に示
す回路がある。同図は第１図と同様の回路のインバータ
１の入出力の接続点に、ダイオード３ｂ−ｅを制御端子
Ｖｃの間に付加したものである。この制御端子Ｖｃに適
当な電圧を印加することによりバラツキを補正すること
ができる。なお、制御端子Ｖｃに接続されるダイオード
３の接合面積を制御端子ＡＯ−Ａ４に接続されるそれよ
りも充分に大きくした場合、制御端子ＶｃＯ印加電圧に
より荒い周波数調整が可能となる。このとき制御端子Ａ
Ｏ〜Ａ３により微調整することができる。
す回路がある。同図は第１図と同様の回路のインバータ
１の入出力の接続点に、ダイオード３ｂ−ｅを制御端子
Ｖｃの間に付加したものである。この制御端子Ｖｃに適
当な電圧を印加することによりバラツキを補正すること
ができる。なお、制御端子Ｖｃに接続されるダイオード
３の接合面積を制御端子ＡＯ−Ａ４に接続されるそれよ
りも充分に大きくした場合、制御端子ＶｃＯ印加電圧に
より荒い周波数調整が可能となる。このとき制御端子Ａ
Ｏ〜Ａ３により微調整することができる。
次に、本発明によるＤＣＯを用いたデジタルＰＬＬ回路
のブロック図を第５図に示す。このデジタルＰＬＬ回路
は、単一の半導体基板上に集積化されることを想定して
いる。
のブロック図を第５図に示す。このデジタルＰＬＬ回路
は、単一の半導体基板上に集積化されることを想定して
いる。
入力端子Ｖｉと出力端子Ｖｏにおける信号を位相比較器
または位相周波数比較器１０（以下、ＰＦＣという）に
より比較する。ＰＦＣＩＯの出力はデジタルフィルタ１
１を介し、デジタル信号として可逆カウンタ１２に入力
される。可逆カウンタ１２により積算されたデジタル信
号は第１図に示した回路からなるＤＣＯｌ５に入力され
る。そして、ＤＣＯｌ ４の出力が出力端子■０に接続
されている。
または位相周波数比較器１０（以下、ＰＦＣという）に
より比較する。ＰＦＣＩＯの出力はデジタルフィルタ１
１を介し、デジタル信号として可逆カウンタ１２に入力
される。可逆カウンタ１２により積算されたデジタル信
号は第１図に示した回路からなるＤＣＯｌ５に入力され
る。そして、ＤＣＯｌ ４の出力が出力端子■０に接続
されている。
この図から明らかなように、可逆カウンタ１２のデジタ
ル出力が直接にＤＣＯｌ５に入力されており、Ｄ／Ａ変
換器は設けられていない。
ル出力が直接にＤＣＯｌ５に入力されており、Ｄ／Ａ変
換器は設けられていない。
第５図に示されたデジタルＰＬＬ回路の位相と周波数の
収束特性をシミュレーションした結果を第６図に示す。
収束特性をシミュレーションした結果を第６図に示す。
横軸は、入力波形のサイクル数としての経過時間を示し
ている。目標とする周波数は１．○ＧＨｚであり、初期
発振周波数は１．ＩＧＨｚで、位相差は１８０度である
。
ている。目標とする周波数は１．○ＧＨｚであり、初期
発振周波数は１．ＩＧＨｚで、位相差は１８０度である
。
可変周波数の最小ステップは３ Ｍ Ｈｚとしている。
同図より、１００ＭＨｚのステップ変化に対して約３０
０サイクル（３００ｎｓ）でデジタルＰ”Ｌ Ｌ回路が
ロック（同期）することがわかる。
０サイクル（３００ｎｓ）でデジタルＰ”Ｌ Ｌ回路が
ロック（同期）することがわかる。
［発明の効果］
以上説明したように、本発明による発振器は、環状に入
出力が接続された複数の増幅回路と；前記増幅回路の入
力に接続され、制御端子のデジタル信号入力により前記
デジタル゛信号に応じた重み付けに従って電気容量が変
化する容量素子とを含むものである。
出力が接続された複数の増幅回路と；前記増幅回路の入
力に接続され、制御端子のデジタル信号入力により前記
デジタル゛信号に応じた重み付けに従って電気容量が変
化する容量素子とを含むものである。
したがって、本発明による発振器は、簡単な構成である
にもかかわらず、デジタル信号により直接に周波数を制
御することが可能であり、また、回路の集積化に適した
ものである。
にもかかわらず、デジタル信号により直接に周波数を制
御することが可能であり、また、回路の集積化に適した
ものである。
第１図は、本発明の一実施例であるＤＣＯ（Ｄｉｇｉｔ
ａｌｌｙ Ｃｏｎｔｒｏｌｅｄ ０ｓｃｉｌｌａｔｏｒ
）の回路図、第２図は、ダイオードの印加電圧Ｖｇと容
量Ｃｇの関係を示した図、 第３図は、実施例であるＤＣＯの発振周波数の変化′を
示した図、 第４図は、本発明の他の実施例を示したの回路図、 第５図は、本発明によるＤＣＯを用いたデジタルＰＬＬ
回路のブロック図、 第６図は、デジタルＰＬＬ回路の位相と周波数の収束特
性を示した図、 第７図は、従来のデジタルＰＬＬ回路のブロツク図であ
る。 図において、 １・・・インバータ、 ２・・・ダイオード、 ＡＯ〜Ａ３・・・制御端子、 ｖＯ・・・出力端子。 第 図 ｒノタル信り値 第 図 第 図 第 図 サイクル数
ａｌｌｙ Ｃｏｎｔｒｏｌｅｄ ０ｓｃｉｌｌａｔｏｒ
）の回路図、第２図は、ダイオードの印加電圧Ｖｇと容
量Ｃｇの関係を示した図、 第３図は、実施例であるＤＣＯの発振周波数の変化′を
示した図、 第４図は、本発明の他の実施例を示したの回路図、 第５図は、本発明によるＤＣＯを用いたデジタルＰＬＬ
回路のブロック図、 第６図は、デジタルＰＬＬ回路の位相と周波数の収束特
性を示した図、 第７図は、従来のデジタルＰＬＬ回路のブロツク図であ
る。 図において、 １・・・インバータ、 ２・・・ダイオード、 ＡＯ〜Ａ３・・・制御端子、 ｖＯ・・・出力端子。 第 図 ｒノタル信り値 第 図 第 図 第 図 サイクル数
Claims (1)
- （１）環状に入出力が接続された複数の増幅回路と； 前記増幅回路の入力に接続され、制御端子のデジタル信
号入力により前記デジタル信号に応じた重み付けに従っ
て電気容量が変化する容量素子とを含むことを特徴とし
た発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2151648A JPH0444413A (ja) | 1990-06-12 | 1990-06-12 | 発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2151648A JPH0444413A (ja) | 1990-06-12 | 1990-06-12 | 発振器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0444413A true JPH0444413A (ja) | 1992-02-14 |
Family
ID=15523162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2151648A Pending JPH0444413A (ja) | 1990-06-12 | 1990-06-12 | 発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0444413A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0795054A (ja) * | 1993-03-26 | 1995-04-07 | Internatl Business Mach Corp <Ibm> | ディジタル・フェーズ・ロック・ループおよびディジタル電圧制御発振器 |
| JP2009055626A (ja) * | 2002-02-25 | 2009-03-12 | Sony Electronics Inc | 発振器及びそれを用いた位相同期ループ回路 |
-
1990
- 1990-06-12 JP JP2151648A patent/JPH0444413A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0795054A (ja) * | 1993-03-26 | 1995-04-07 | Internatl Business Mach Corp <Ibm> | ディジタル・フェーズ・ロック・ループおよびディジタル電圧制御発振器 |
| JP2009055626A (ja) * | 2002-02-25 | 2009-03-12 | Sony Electronics Inc | 発振器及びそれを用いた位相同期ループ回路 |
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