JPH08274602A - 可変遅延回路 - Google Patents
可変遅延回路Info
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- JPH08274602A JPH08274602A JP10030395A JP10030395A JPH08274602A JP H08274602 A JPH08274602 A JP H08274602A JP 10030395 A JP10030395 A JP 10030395A JP 10030395 A JP10030395 A JP 10030395A JP H08274602 A JPH08274602 A JP H08274602A
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- Japan
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- delay
- delay time
- variable delay
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Abstract
(57)【要約】
【目的】 製造ばらつきによる遅延時間のばらつきを自
動的に補償する可変遅延回路を提供する。 【構成】 基準遅延時間生成回路２１の各可変遅延ゲー
トＶＤについて、設計した基準クロック信号ＣＫの１周
期分の遅延時間を位相比較器２とＬＰＦ３を用いて補償
するようにし、基準遅延時間生成回路２１を同じ可変遅
延ゲートＶＤで重みをつけたパス１２１〜１２４，１４
１〜１４４の近傍に配置して、基準遅延時間生成回路２
１とパス１２１〜１２４，１４１〜１４４に同程度のば
らつきを持たせることで、同じ制御信号ＣＴＲにより遅
延時間のばらつきを補償できるようにする。
動的に補償する可変遅延回路を提供する。 【構成】 基準遅延時間生成回路２１の各可変遅延ゲー
トＶＤについて、設計した基準クロック信号ＣＫの１周
期分の遅延時間を位相比較器２とＬＰＦ３を用いて補償
するようにし、基準遅延時間生成回路２１を同じ可変遅
延ゲートＶＤで重みをつけたパス１２１〜１２４，１４
１〜１４４の近傍に配置して、基準遅延時間生成回路２
１とパス１２１〜１２４，１４１〜１４４に同程度のば
らつきを持たせることで、同じ制御信号ＣＴＲにより遅
延時間のばらつきを補償できるようにする。
Description
【０００１】
【産業上の利用分野】この発明は、互いに異なる遅延時
間を持つパスから１本を選択することで遅延時間を切り
替えるパス切り替え方式の可変遅延回路についてのもの
である。
間を持つパスから１本を選択することで遅延時間を切り
替えるパス切り替え方式の可変遅延回路についてのもの
である。
【０００２】
【従来の技術】つぎに、従来の可変遅延回路の構成例を
図４に示す。図４において、１１は１つの入力端を４つ
の出力端の内の１つに選択的に接続する第１のセレクタ
である。この第１のセレクタ１１の４つの出力端はそれ
ぞれ第１〜第４のパス１２１〜１２４に接続される。
図４に示す。図４において、１１は１つの入力端を４つ
の出力端の内の１つに選択的に接続する第１のセレクタ
である。この第１のセレクタ１１の４つの出力端はそれ
ぞれ第１〜第４のパス１２１〜１２４に接続される。
【０００３】第１のパス１２１には最大個数の遅延ゲー
トＤが直列に接続される。第２のパス１２２には第１の
パス１２１の遅延ゲート数より少ない個数の遅延ゲート
Ｄが直列に接続される。第３のパス１２３には第２のパ
ス１２２の遅延ゲート数より少ない個数の遅延ゲートＤ
が直列に接続される。第４のパス１２４は遅延ゲートを
備えていない。
トＤが直列に接続される。第２のパス１２２には第１の
パス１２１の遅延ゲート数より少ない個数の遅延ゲート
Ｄが直列に接続される。第３のパス１２３には第２のパ
ス１２２の遅延ゲート数より少ない個数の遅延ゲートＤ
が直列に接続される。第４のパス１２４は遅延ゲートを
備えていない。
【０００４】各パス１２１〜１２４の出力端はそれぞれ
第２のセレクタ１３の４つの入力端に接続される。この
第２のセレクタは４つの入力端のいずれかを４つの出力
端の内のいずれかに選択的に接続するもので、その４つ
の出力端はそれぞれ第５〜第８のパス１４１〜１４４に
接続される。
第２のセレクタ１３の４つの入力端に接続される。この
第２のセレクタは４つの入力端のいずれかを４つの出力
端の内のいずれかに選択的に接続するもので、その４つ
の出力端はそれぞれ第５〜第８のパス１４１〜１４４に
接続される。
【０００５】第５のパス１４１には最大個数の遅延ゲー
トＤが直列に接続される。第６のパス１４２には第５の
パス１４１の遅延ゲート数より少ない個数の遅延ゲート
Ｄが直列に接続される。第７のパス１４３には第６のパ
ス１４２の遅延ゲート数より少ない個数の遅延ゲートＤ
が直列に接続される。第８のパス１４４は遅延ゲートを
備えていない。
トＤが直列に接続される。第６のパス１４２には第５の
パス１４１の遅延ゲート数より少ない個数の遅延ゲート
Ｄが直列に接続される。第７のパス１４３には第６のパ
ス１４２の遅延ゲート数より少ない個数の遅延ゲートＤ
が直列に接続される。第８のパス１４４は遅延ゲートを
備えていない。
【０００６】各パス１４１〜１４４の出力端は論理和
（ＯＲ）ゲート１５の入力端に接続されており、第１及
び第２のセレクタ１１・１３で選択されたパスを通って
遅延された出力はこのＯＲゲート１５を介して出力され
る。
（ＯＲ）ゲート１５の入力端に接続されており、第１及
び第２のセレクタ１１・１３で選択されたパスを通って
遅延された出力はこのＯＲゲート１５を介して出力され
る。
【０００７】上記の各パスに用いられる遅延ゲートＤは
同一であり、第１及び第２のセレクタ１１・１３によっ
て任意のパスを選択的に接続することにより、その選択
パス上の遅延ゲート数に応じた遅延時間を選択すること
ができる。
同一であり、第１及び第２のセレクタ１１・１３によっ
て任意のパスを選択的に接続することにより、その選択
パス上の遅延ゲート数に応じた遅延時間を選択すること
ができる。
【０００８】
【発明が解決しようとする課題】しかし、上記のような
従来の可変遅延回路では、実際にゲートアレイを実現し
ようとすると、遅延ゲートＤを配置する場所がばらばら
となるため、それぞれの持つ遅延時間がばらついてしま
う。さらに、製造ロット間での遅延時間のばらつきもあ
る。このような製造ばらつきにより、可変幅や分解能が
異なっていたため、精度を必要とする可変遅延回路を作
ることは極めて困難であった。
従来の可変遅延回路では、実際にゲートアレイを実現し
ようとすると、遅延ゲートＤを配置する場所がばらばら
となるため、それぞれの持つ遅延時間がばらついてしま
う。さらに、製造ロット間での遅延時間のばらつきもあ
る。このような製造ばらつきにより、可変幅や分解能が
異なっていたため、精度を必要とする可変遅延回路を作
ることは極めて困難であった。
【０００９】この発明は、製造ばらつきを補償し、精度
の高い遅延時間が設定できる可変遅延回路を提供するこ
とを目的とする。
の高い遅延時間が設定できる可変遅延回路を提供するこ
とを目的とする。
【００１０】
【課題を解決するための手段】この目的を達成するた
め、この発明は、それぞれ任意個数の可変遅延ゲート
（ＶＤ）を直列に接続してなる複数のパス（１２１，１
２２，１２３，１２４，１４１，１４２，１４３，１４
４）と、前記複数のパスを選択的に接続して任意の遅延
時間を設定するパス選択手段（１１，１３，１５，１
６，１７）と、前記複数のパスに用いられる可変遅延ゲ
ート（ＶＤ）と同じ可変遅延ゲート（ＶＤ）を直列に接
続してなり、前記複数のパスに近接配置され、基準クロ
ック信号（ＣＫ）を１周期分遅延する基準遅延時間生成
手段（２１）と、前記基準クロック信号（ＣＫ）と前記
基準遅延時間生成手段（２１）の遅延出力とを位相比較
する位相比較手段（２２）と、この位相比較手段（２
２）の出力を前記可変遅延ゲート（ＶＤ）の遅延時間制
御信号（ＣＴＲ）に変換する制御信号生成手段（２３）
とを具備し、前記遅延時間制御信号（ＣＴＲ）により前
記基準遅延時間生成手段（２１）の可変遅延ゲート（Ｖ
Ｄ）及び前記複数のパスの可変遅延ゲート（ＶＤ）を同
時に制御するように構成される。
め、この発明は、それぞれ任意個数の可変遅延ゲート
（ＶＤ）を直列に接続してなる複数のパス（１２１，１
２２，１２３，１２４，１４１，１４２，１４３，１４
４）と、前記複数のパスを選択的に接続して任意の遅延
時間を設定するパス選択手段（１１，１３，１５，１
６，１７）と、前記複数のパスに用いられる可変遅延ゲ
ート（ＶＤ）と同じ可変遅延ゲート（ＶＤ）を直列に接
続してなり、前記複数のパスに近接配置され、基準クロ
ック信号（ＣＫ）を１周期分遅延する基準遅延時間生成
手段（２１）と、前記基準クロック信号（ＣＫ）と前記
基準遅延時間生成手段（２１）の遅延出力とを位相比較
する位相比較手段（２２）と、この位相比較手段（２
２）の出力を前記可変遅延ゲート（ＶＤ）の遅延時間制
御信号（ＣＴＲ）に変換する制御信号生成手段（２３）
とを具備し、前記遅延時間制御信号（ＣＴＲ）により前
記基準遅延時間生成手段（２１）の可変遅延ゲート（Ｖ
Ｄ）及び前記複数のパスの可変遅延ゲート（ＶＤ）を同
時に制御するように構成される。
【００１１】
【作用】この発明による可変遅延回路では、複数のパス
（１２１〜１２４，１４１〜１４４）に用いられる可変
遅延ゲート（ＶＤ）と同じ可変遅延ゲート（ＶＤ）を、
基準クロック信号（ＣＫ）を１周期分遅延するに必要な
個数だけ直列に接続した基準遅延時間生成手段（２１）
を前記複数のパス（１２１〜１２４，１４１〜１４４）
に近接配置し、前記基準クロック信号（ＣＫ）と前記基
準遅延時間生成手段（２１）の遅延出力とを位相比較し
て位相のずれ量を求め、そのずれを補正する遅延時間制
御信号（ＣＴＲ）を生成し、この制御信号により基準遅
延時間生成手段（２１）の可変遅延ゲート（ＶＤ）及び
前記複数のパスの可変遅延ゲート（ＶＤ）を同時に制御
する。基準遅延時間生成手段（２１）とパス（１２１〜
１２４，１４１〜１４４）は互いに近接して配置される
ので、同じ程度のばらつきを持っており、同じ遅延時間
制御信号（ＣＴＲ）を用いて各パスの可変遅延ゲートＶ
Ｄを制御することで、遅延時間のばらつきを均一に制御
し、補償することが可能となる。
（１２１〜１２４，１４１〜１４４）に用いられる可変
遅延ゲート（ＶＤ）と同じ可変遅延ゲート（ＶＤ）を、
基準クロック信号（ＣＫ）を１周期分遅延するに必要な
個数だけ直列に接続した基準遅延時間生成手段（２１）
を前記複数のパス（１２１〜１２４，１４１〜１４４）
に近接配置し、前記基準クロック信号（ＣＫ）と前記基
準遅延時間生成手段（２１）の遅延出力とを位相比較し
て位相のずれ量を求め、そのずれを補正する遅延時間制
御信号（ＣＴＲ）を生成し、この制御信号により基準遅
延時間生成手段（２１）の可変遅延ゲート（ＶＤ）及び
前記複数のパスの可変遅延ゲート（ＶＤ）を同時に制御
する。基準遅延時間生成手段（２１）とパス（１２１〜
１２４，１４１〜１４４）は互いに近接して配置される
ので、同じ程度のばらつきを持っており、同じ遅延時間
制御信号（ＣＴＲ）を用いて各パスの可変遅延ゲートＶ
Ｄを制御することで、遅延時間のばらつきを均一に制御
し、補償することが可能となる。
【００１２】
【実施例】次に、この発明の実施例の構成図を図１を参
照して説明する。なお、図１において図４と同一部分に
は同一符号を付して示し、ここでは異なる部分を中心に
説明する。
照して説明する。なお、図１において図４と同一部分に
は同一符号を付して示し、ここでは異なる部分を中心に
説明する。
【００１３】図１において、１０は図４に示した従来回
路とほぼ同様に構成される遅延処理部である。ただし、
第１〜第８のパス１２１〜１２４、１４１〜１４４に
は、外部からの制御信号に応じて遅延時間を調整可能な
可変遅延ゲートＶＤが用いられ、各可変遅延ゲートＶＤ
の制御入力端子は共通接続される。
路とほぼ同様に構成される遅延処理部である。ただし、
第１〜第８のパス１２１〜１２４、１４１〜１４４に
は、外部からの制御信号に応じて遅延時間を調整可能な
可変遅延ゲートＶＤが用いられ、各可変遅延ゲートＶＤ
の制御入力端子は共通接続される。
【００１４】この遅延処理部１０に対して遅延時間補償
部２０が設けられる。この遅延時間補償部２０は、基準
遅延時間生成回路２１、位相比較器（ＰＤ）２２及びロ
ーパスフィルタ（ＬＰＦ）２３で構成される。
部２０が設けられる。この遅延時間補償部２０は、基準
遅延時間生成回路２１、位相比較器（ＰＤ）２２及びロ
ーパスフィルタ（ＬＰＦ）２３で構成される。
【００１５】基準遅延時間生成回路２１は、外部から与
えられる基準クロック信号（周波数ｆ0 ）ＣＫを１周期
分遅延させる個数の可変遅延ゲートＶＤを直列に接続し
たものである。ここで用いる可変遅延ゲートＶＤは遅延
処理部１０に用いられる可変遅延ゲートＶＤと同一のゲ
ートである。
えられる基準クロック信号（周波数ｆ0 ）ＣＫを１周期
分遅延させる個数の可変遅延ゲートＶＤを直列に接続し
たものである。ここで用いる可変遅延ゲートＶＤは遅延
処理部１０に用いられる可変遅延ゲートＶＤと同一のゲ
ートである。
【００１６】この基準遅延時間生成回路２１の出力は位
相比較器２２に供給され、基準クロック信号ＣＫと位相
比較される。この位相比較出力はＬＰＦ２３によって直
流電圧信号に変換され、遅延時間制御信号ＣＴＲとして
基準遅延時間生成回路２１の各可変遅延ゲートＶＤに供
給されると共に、遅延処理部１０の各可変遅延ゲートＶ
Ｄに供給される。
相比較器２２に供給され、基準クロック信号ＣＫと位相
比較される。この位相比較出力はＬＰＦ２３によって直
流電圧信号に変換され、遅延時間制御信号ＣＴＲとして
基準遅延時間生成回路２１の各可変遅延ゲートＶＤに供
給されると共に、遅延処理部１０の各可変遅延ゲートＶ
Ｄに供給される。
【００１７】次に、図１の動作を説明する。まず、遅延
時間補償部２０において、基準遅延時間生成回路２１
は、基準クロック信号ＣＫの周波数ｆ0 の１周期分の遅
延時間に設計されている。実際には、設計値に対してば
らついているので、調整する必要がある。そこで、基準
遅延時間生成回路２１に基準クロック信号ＣＫを入力し
て遅延させ、その入出力を位相比較器２２で位相比較す
る。ここで、両者の位相が合っていれば位相比較器２２
からは何も出力されないが、位相がずれていればＬＰＦ
２３へそのずれた分の信号が出力される。
時間補償部２０において、基準遅延時間生成回路２１
は、基準クロック信号ＣＫの周波数ｆ0 の１周期分の遅
延時間に設計されている。実際には、設計値に対してば
らついているので、調整する必要がある。そこで、基準
遅延時間生成回路２１に基準クロック信号ＣＫを入力し
て遅延させ、その入出力を位相比較器２２で位相比較す
る。ここで、両者の位相が合っていれば位相比較器２２
からは何も出力されないが、位相がずれていればＬＰＦ
２３へそのずれた分の信号が出力される。
【００１８】ＬＰＦ２３は、位相比較器２２からの出力
をその低周波部分のみ通過させることで直流電圧信号に
変換する。この信号は遅延時間制御信号ＣＴＲとして基
準遅延時間生成回路２１の各ゲートＶＤを制御する。す
なわち、この遅延時間制御信号ＣＴＲにより、基準遅延
時間生成回路２１の各ゲート遅延時間が変化し、全体と
して基準クロック周波数ｆ0 の１周期分の遅延時間に調
整される。
をその低周波部分のみ通過させることで直流電圧信号に
変換する。この信号は遅延時間制御信号ＣＴＲとして基
準遅延時間生成回路２１の各ゲートＶＤを制御する。す
なわち、この遅延時間制御信号ＣＴＲにより、基準遅延
時間生成回路２１の各ゲート遅延時間が変化し、全体と
して基準クロック周波数ｆ0 の１周期分の遅延時間に調
整される。
【００１９】上記構成による遅延時間補償部２０を前述
の遅延処理部１０の近傍に配置し、そのＬＰＦ２３から
出力される遅延時間制御信号ＣＴＲを遅延処理部１０内
の各可変遅延ゲートＶＤに分配供給するようにする。こ
れにより、基準遅延時間生成回路２１と遅延処理部１０
のパス１２１〜１２４，１４１〜１４４は互いに近接し
て配置されるので、同じ程度のばらつきを持っている。
よって、同じ遅延時間制御信号ＣＴＲを用いて各パスの
可変遅延ゲートＶＤを制御することで、ばらつきを均一
に制御することが可能となる。これにより、遅延処理部
１０の製造ばらつきは補償される。
の遅延処理部１０の近傍に配置し、そのＬＰＦ２３から
出力される遅延時間制御信号ＣＴＲを遅延処理部１０内
の各可変遅延ゲートＶＤに分配供給するようにする。こ
れにより、基準遅延時間生成回路２１と遅延処理部１０
のパス１２１〜１２４，１４１〜１４４は互いに近接し
て配置されるので、同じ程度のばらつきを持っている。
よって、同じ遅延時間制御信号ＣＴＲを用いて各パスの
可変遅延ゲートＶＤを制御することで、ばらつきを均一
に制御することが可能となる。これにより、遅延処理部
１０の製造ばらつきは補償される。
【００２０】この遅延処理部１０に信号を入力し、任意
の時間遅延させるために各段のセレクタ１１・１３で適
当なパス１２１〜１２４，１４１〜１４４を選択する。
各段の可変遅延ゲートＶＤの遅延時間は、制御信号ＣＴ
Ｒにより自動的に調整される。そのため、遅延処理部１
０から出力される信号は、極めて精度高く遅延された信
号となる。
の時間遅延させるために各段のセレクタ１１・１３で適
当なパス１２１〜１２４，１４１〜１４４を選択する。
各段の可変遅延ゲートＶＤの遅延時間は、制御信号ＣＴ
Ｒにより自動的に調整される。そのため、遅延処理部１
０から出力される信号は、極めて精度高く遅延された信
号となる。
【００２１】なお、図１の実施例において、遅延処理部
１０のパス数やセレクタの段数は、必要に応じて増減可
能である。
１０のパス数やセレクタの段数は、必要に応じて増減可
能である。
【００２２】他の実施例の構成を図２・図３に示す。な
お、図２・図３において、図１と同一部分には同一符号
を付して示し、ここでは異なる部分について説明する。
お、図２・図３において、図１と同一部分には同一符号
を付して示し、ここでは異なる部分について説明する。
【００２３】図２は３つの遅延処理部１０ａ〜１０ｃを
備える可変遅延回路にこの発明を適用した場合の構成を
示すもので、遅延処理部１０ａ〜１０ｃの近傍に遅延時
間補償部２０の基準遅延時間生成回路２１を配置して構
成される。この構成によれば、３つの遅延処理部１０ａ
〜１０ｃの各可変遅延ゲートＶＤのばらつきを同時に補
償することができる。
備える可変遅延回路にこの発明を適用した場合の構成を
示すもので、遅延処理部１０ａ〜１０ｃの近傍に遅延時
間補償部２０の基準遅延時間生成回路２１を配置して構
成される。この構成によれば、３つの遅延処理部１０ａ
〜１０ｃの各可変遅延ゲートＶＤのばらつきを同時に補
償することができる。
【００２４】図３は図１に示したＯＲゲートを用いない
場合の構成を示すもので、入力信号は第１〜第４のパス
１２１〜１２４にパラレルに分配供給され、各パス１２
１〜１２４の出力はセレクタ１６に供給される。このセ
レクタ１６は４つの入力を４つの出力端のいずれかに選
択的に導出するもので、各出力端には第５〜第８のパス
１４１〜１４４が接続される。
場合の構成を示すもので、入力信号は第１〜第４のパス
１２１〜１２４にパラレルに分配供給され、各パス１２
１〜１２４の出力はセレクタ１６に供給される。このセ
レクタ１６は４つの入力を４つの出力端のいずれかに選
択的に導出するもので、各出力端には第５〜第８のパス
１４１〜１４４が接続される。
【００２５】第５〜第８のパス１４１〜１４４の出力は
セレクタ１７に供給される。このセレクタ１７は４つの
入力のいずれか一つを選択して出力するもので、その出
力は本可変遅延回路の出力となる。
セレクタ１７に供給される。このセレクタ１７は４つの
入力のいずれか一つを選択して出力するもので、その出
力は本可変遅延回路の出力となる。
【００２６】すなわち、上記構成による可変遅延回路で
は、セレクタ１６で第１〜第４のパス１２１〜１２４を
通過する信号を第５〜第８のパス１４１〜１４４のいず
れかに選択的に導出し、第５〜第８のパス１４１〜１４
４を通過する信号のいずれか一つをセレクタ１７で選択
して当該遅延処理部１０の出力としている。
は、セレクタ１６で第１〜第４のパス１２１〜１２４を
通過する信号を第５〜第８のパス１４１〜１４４のいず
れかに選択的に導出し、第５〜第８のパス１４１〜１４
４を通過する信号のいずれか一つをセレクタ１７で選択
して当該遅延処理部１０の出力としている。
【００２７】この構成によっても、図１に示した実施例
と全く同様に、第１〜第８のパス１２１〜１２４，１４
１〜１４４の可変遅延ゲートＶＤのばらつきを遅延時間
補償部２０からの制御信号ＣＴＲによって均一化するこ
とができ、遅延時間のばらつきを自動的に補償すること
ができる。
と全く同様に、第１〜第８のパス１２１〜１２４，１４
１〜１４４の可変遅延ゲートＶＤのばらつきを遅延時間
補償部２０からの制御信号ＣＴＲによって均一化するこ
とができ、遅延時間のばらつきを自動的に補償すること
ができる。
【００２８】その他、この発明は上記実施例に限定され
ず、種々変形可能であることはいうまでもない。
ず、種々変形可能であることはいうまでもない。
【００２９】
【発明による効果】この発明によれば、製造ばらつきを
補償することができ、精度の高い遅延時間を設定できる
可変遅延回路を提供することができる。
補償することができ、精度の高い遅延時間を設定できる
可変遅延回路を提供することができる。
【図１】この発明に係る可変遅延回路の一実施例の構成
を示すブロック回路図である。
を示すブロック回路図である。
【図２】この発明に係る可変遅延回路の他の実施例の構
成を示すブロック回路図である。
成を示すブロック回路図である。
【図３】この発明に係る可変遅延回路の他の実施例の構
成を示すブロック回路図である。
成を示すブロック回路図である。
【図４】従来の可変遅延回路の構成を示すブロック回路
図である。
図である。
１０ 遅延処理部 １１ 第１のセレクタ １２１〜１２４ パス １３ 第２のセレクタ １４１〜１４４ パス １５ ＯＲゲート １６・１７ セレクタ ２０ 遅延時間補償部 ２１ 基準遅延時間生成回路 ２２ 位相比較器（ＰＤ） ２３ ローパスフィルタ（ＬＰＦ） Ｄ 遅延ゲート ＶＤ 可変遅延ゲート
Claims (3)
- 【請求項１】 それぞれ任意個数の可変遅延ゲート(VD)
を直列に接続してなる複数のパス(121，122,123,124,14
1,142,143,144)と、 前記複数のパスを選択的に接続して任意の遅延時間を設
定するパス選択手段(11,13,15,16,17)と、 前記複数のパスに用いられる可変遅延ゲート(VD)と同じ
可変遅延ゲート(VD)を直列に接続してなり、前記複数の
パスに近接配置され、基準クロック信号(CK)を１周期分
遅延する基準遅延時間生成手段(21)と、 前記基準クロック信号(CK)と前記基準遅延時間生成手段
(21)の遅延出力とを位相比較する位相比較手段(22)と、 この位相比較手段(22)の出力を前記可変遅延ゲート(VD)
の遅延時間制御信号(CTR) に変換する制御信号生成手段
(23)とを具備し、 前記遅延時間制御信号(CTR) により前記基準遅延時間生
成手段(21)の可変遅延ゲート(VD)及び前記複数のパスの
可変遅延ゲート(VD)を同時に制御することを特徴とする
可変遅延回路。 - 【請求項２】 請求項１において、前記パス選択手段(1
1,13,16,17) はセレクタであることを特徴とする可変遅
延回路。 - 【請求項３】 請求項１において、前記制御信号生成手
段(23)はローパスフィルタであることを特徴とする可変
遅延回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10030395A JPH08274602A (ja) | 1995-03-31 | 1995-03-31 | 可変遅延回路 |
| US08/621,969 US5719514A (en) | 1995-03-31 | 1996-03-26 | Delay circuit compensating for variations in delay time |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10030395A JPH08274602A (ja) | 1995-03-31 | 1995-03-31 | 可変遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08274602A true JPH08274602A (ja) | 1996-10-18 |
Family
ID=14270408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10030395A Pending JPH08274602A (ja) | 1995-03-31 | 1995-03-31 | 可変遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08274602A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US12099377B2 (en) | 2021-12-03 | 2024-09-24 | Wuxi Esiontech Co., Ltd. | Clock skew-adjustable chip clock architecture of programmable logic chip |
-
1995
- 1995-03-31 JP JP10030395A patent/JPH08274602A/ja active Pending
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