JP3513994B2 - 可変遅延回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は論理回路における
位相調整等に用いられる可変遅延回路に関する。

【０００２】

【従来の技術】従来の可変遅延回路は、一般に図９また
は図１０に示すように構成される。図９及び図１０にお
いて、１１は伝送信号入力端子、１２は伝送信号出力端
子、１３、１４は遅延回路、１５はセレクト信号入力端
子、１６はセレクタである。

【０００３】図９において、入力端子１１に入力された
伝送信号はセレクタ１６の一方の入力端に供給されると
共に、遅延回路１３を介してセレクタ１６の他方の入力
端に供給される。

【０００４】セレクタ１６はセレクト信号入力端子１５
からのセレクト信号に応じて、入力端子１１からの信
号、遅延回路１３からの信号のうちいずれか一方の信号
を選択して出力端子１２に出力する。

【０００５】また、図１０において、入力端子１１に入
力された伝送信号は遅延回路１３を介してセレクタ１６
の一方の入力端に供給されると共に、遅延回路１３の遅
延時間とは異なる遅延時間を有する遅延回路１４を介し
てセレクタ１６の他方の入力端に供給される。

【０００６】セレクタ１６はセレクト信号入力端子１５
からのセレクト信号に応じて、遅延回路１３で遅延され
た信号または遅延回路１４で遅延された信号のうちいず
れか一方の信号を選択して出力端子１２に出力する。

【０００７】図９の可変遅延回路では、遅延回路１３の
遅延時間が可変遅延回路の遅延時間の分解能となる。ま
た、図１０の可変遅延回路では、遅延時間の分解能は遅
延回路１３の遅延時間と遅延回路１４の遅延時間の差に
よる特定の値となる。いずれの回路構成であっても、遅
延時間の分解能が特定の値に限定されてしまい、汎用性
の面で効率が悪い。

【０００８】

【発明が解決しようとする課題】以上述べたように従来
の可変遅延回路では、遅延時間の分解能が特定の値に限
定されるという問題点があった。

【０００９】この発明の目的は、上記の問題点を解決
し、所望する任意の分解能をもつことのできる可変遅延
回路を提供することにある。

【００１０】

【課題を解決するための手段】この目的を達成するため
に、第１の発明に係る可変遅延回路は、少なくとも、入
力端子２１に入力された信号を出力端子２２に供給する
経路Ａ、入力端子２１に入力された信号を出力端子２２
に供給する遅延時間可変の経路Ｂを備え、経路Ａ、Ｂの
いずれか一方をセレクト信号に応じて選択する機能を有
する可変遅延部２４と、経路Ａの少なくとも一部の遅延
時間のｘ（ｘは任意の正の数）倍の固定の遅延時間をも
つ遅延回路２６と、経路Ｂの少なくとも一部の遅延時間
のｙ（ｙは任意の正の数）倍の遅延時間をもつ遅延時間
可変の遅延回路２７と、遅延回路２６でクロック信号を
遅延した信号と遅延回路２７でクロック信号を遅延した
信号の位相を比較する位相比較回路２８と、位相比較回
路２８の比較結果に基づいて、遅延回路２６と遅延回路
２７の遅延時間が等しくなるように遅延回路２７の遅延
時間を制御すると共に、経路Ｂの遅延時間を制御する遅
延時間制御回路２９とを備えて構成される。

【００１１】前記構成において、経路Ａはｎ（ｎは自然
数）個の固定遅延素子Ｔａを介在し、経路Ｂはｍ（ｍは
自然数）個の可変遅延素子Ｔｂを介在し、遅延回路２６
は経路Ａと同一の固定遅延素子Ｔａをｘ（ｘは自然数）
個直列に接続し、遅延回路２７は経路Ｂと同一の可変遅
延素子Ｔｂをｙ（ｙは自然数でｘ／ｎ≠ｙ／ｍ）個直列
に接続し、経路Ｂの可変遅延素子及び遅延回路２７の各
可変遅延素子の遅延時間を遅延時間制御回路２９により
同時に制御することを特徴とする。

【００１２】可変遅延部２４は、経路Ａに介在される遅
延回路部２４１と、経路Ｂに介在される遅延回路部２４
２と、遅延回路部２４１、２４２の遅延出力のいずれか
一方をセレクト信号に応じて選択し出力端子に導出する
セレクタ２４３１とを備えることを特徴とする。

【００１３】可変遅延部２４は、第１のセレクト信号に
応じて経路Ａに信号を導出するＡＮＤゲート２４３２
と、第２のセレクト信号に応じて経路Ｂに信号を導出す
るＡＮＤゲート２４３３と、ＡＮＤゲート２４３２の出
力を遅延する遅延回路部２４１と、第２のＡＮＤゲート
２４３３の出力を可変遅延する第２の遅延回路部２４２
と、遅延回路部２４１、２４２の出力を論理和演算して
出力端子２２に導出するＯＲゲート２４３４とを備える
ことを特徴とする。

【００１４】可変遅延部２４は、経路Ａ，Ｂ及び選択機
能を有する回路を複数段直列に接続し、各段の第２の経
路の遅延時間を遅延時間制御回路の制御出力により制御
するようにしたことを特徴とする。

【００１５】また、第２の発明に係る可変遅延回路は、
少なくとも、入力端子２１に入力された信号を出力端子
２２に供給する遅延時間可変のの経路Ａ、入力端子２１
に入力された信号を出力端子２２に供給する遅延時間可
変の経路Ｂを備え、経路Ａ、Ｂのいずれか一方をセレク
ト信号に応じて選択する機能を有する可変遅延部２４
と、経路Ａの少なくとも一部の遅延時間のｘ（ｘは任意
の正の数）倍の遅延時間をもつ遅延時間可変の遅延回路
２６と、経路Ｂの少なくとも一部の遅延時間のｙ（ｙは
任意の正の数）倍の遅延時間をもつ遅延時間可変の遅延
回路２７と、経路Ａの少なくとも一部の遅延時間のｚ
（ｚは任意の正の数）倍の遅延時間をもつ遅延時間可変
の遅延回路３０と、遅延回路２６でクロック信号を遅延
した信号と遅延回路２７でクロック信号を遅延した信号
の位相を比較する位相比較回路２８１と、位相比較回路
２８１の比較結果に基づいて、遅延回路２６と遅延回路
２７の遅延時間が等しくなるように遅延回路２７の遅延
時間を制御すると共に、第２の経路Ｂの遅延時間を制御
する第１の遅延時間制御回路２９１と、クロック信号と
遅延回路３０の遅延出力の位相を比較する位相比較回路
２８２と、位相比較回路２８２の比較結果に基づいて遅
延回路の遅延時間がクロックの１周期と等しくなるよう
に遅延回路３０の遅延時間を制御すると共に、遅延回路
２６及び経路Ａの遅延時間を制御する遅延時間制御回路
２９２とを備えて構成される。

【００１６】

【発明の実施の形態】以下、図１乃至図８を参照してこ
の発明の実施の形態を詳細に説明する。

【００１７】図１は本発明による可変遅延回路の基本構
成を示すブロック回路図である。図１において、２１は
伝送信号入力端子、２２は伝送信号出力端子、２３はセ
レクト信号入力端子、２５はクロック信号入力端子であ
る。

【００１８】伝送信号入力端子２１に入力された信号は
可変遅延部２４に供給される。この可変遅延部２４は、
入力信号を出力端子２２に送る際にそれぞれ任意の遅延
時間を与える第１、第２の経路Ａ、Ｂと、セレクト信号
入力端子２３から供給されるセレクト信号に従って第１
の経路Ａと第２の経路Ｂのいずれかを選択する選択機能
（図示せず）を備える。ここで、第２の経路Ｂは遅延時
間制御信号に応じて遅延時間を可変する機能を有する。

【００１９】一方、クロック信号入力端子２５から入力
されたクロック信号は第１、第２の遅延回路２６、２７
に供給される。第１の遅延回路２６は第１の経路Ａのも
つ遅延時間のｘ倍の遅延時間を有する。また、第２の遅
延回路２７は第２の経路Ｂのもつ遅延時間のｙ倍の遅延
時間を有する。第２の遅延回路２７は遅延時間制御信号
により遅延時間を任意に可変できる。

【００２０】各遅延回路２６、２７で遅延されたクロッ
ク信号は位相比較回路２８で位相比較され、その比較結
果は遅延時間制御回路２９に供給される。この遅延時間
制御回路２９は位相比較回路２８で得られた位相比較結
果に応じて遅延時間制御信号を生成し、上記第２の遅延
回路２７に供給して第２の遅延回路２７の遅延時間を第
１の遅延回路２６の遅延時間と等しくすると共に、上記
第２の経路Ｂに供給してその遅延時間を可変制御する。

【００２１】上記構成によれば、第２の経路Ｂの遅延時
間は第１の経路Ａの遅延時間のｘ／ｙ倍となる。したが
って、ｘ，ｙの値を適当なものに定めることにより、所
望する任意の分解能を可変遅延回路に持たせることがで
きる。

【００２２】図２は上記可変遅延部２４の具体的な構成
を示すもので、第１の経路Ａに遅延時間固定の遅延回路
２４１を設け、第２の経路Ｂに遅延時間制御信号に応じ
て遅延時間を可変できる遅延回路２４２を設け、経路
Ａ、Ｂの選択を選択部２４３を構成するセレクタ２４３
１にてセレクト信号に応じて行うようにしたものであ
る。

【００２３】遅延回路２４１の遅延時間は第１の遅延回
路２６の遅延時間の１／ｘである。遅延回路２４２の遅
延時間は遅延回路２７の遅延時間の１／ｙであり、遅延
時間制御信号により遅延回路２７の遅延時間と共に制御
される。

【００２４】図３は上記可変遅延部２４の他の具体的な
構成を示すもので、図２とは選択部２４３の構成が異な
る。すなわち、この可変遅延部２４では、入力信号を２
つのＡＮＤ回路２４３２、２４３３に供給し、それぞれ
端子２３１、２３２に供給される２ビットのセレクト信
号との論理積をとって、第１の経路Ａの遅延回路２４１
及び第２の経路Ｂの遅延回路２４２に供給する。そし
て、各遅延回路２４１、２４２の遅延出力をＯＲゲート
２４３４で論理和出力するようにしたものである。

【００２５】すなわち、入力信号とセレクト信号の第１
ビットとの論理積信号を遅延回路２４１で遅延し、ＯＲ
ゲート２４３４の一方の入力とする。また、入力信号と
セレクト信号の第２ビットとの論理積信号を遅延回路２
４２で遅延し、ＯＲゲート２４３４のもう一方の入力と
する。

【００２６】ここで、セレクト信号の第１ビット（端子
２３１側）をＨレベルとし、第２ビット（端子２３２
側）をＬレベルにすることにより、入力信号を第１の経
路Ａ側の遅延回路２４１に通して出力端子２２に送るこ
とができる。また、セレクト信号の第１ビット（端子２
３１側）をＬレベルとし、第２ビット（端子２３２側）
をＨレベルにすることにより、入力信号を第２の経路Ｂ
側の遅延回路２４２に通して出力端子２２に送ることが
できる。

【００２７】図４は図２に示した可変遅延部２４の構成
を用いたときの第１、第２の遅延回路２６、２７の具体
的な構成を示すものである。まず、第１の遅延回路２６
は、第１の経路Ａの遅延回路２４１に用いられる遅延素
子Ｔａと同一のものをｘ個直列に接続して構成される。
また、第２の遅延回路２７は、第２の経路Ｂの遅延回路
２４２に用いられる可変遅延素子Ｔｂと同一のものをｙ
個直列に接続して構成される。

【００２８】ここで、各遅延素子Ｔｂにはそれぞれ遅延
時間制御回路２９から出力される遅延時間制御信号を与
えるようにする。これにより、第１、第２の遅延回路２
６、２７の遅延時間を等しくしつつ、第２の経路Ｂの遅
延時間を第１の経路Ａの遅延時間のｘ／ｙ倍とすること
ができる。

【００２９】例えば、第１の遅延回路２６の遅延素子Ｔ
ａの段数をｘ＝９段、遅延時間を１０ｎｓとし、第２の
遅延回路２７の可変遅延素子Ｔｂの段数をｙ＝１０段と
すれば、各遅延回路２６、２７の遅延時間は共に９０ｎ
ｓとなり、可変遅延素子Ｔｂ１個当たりの遅延時間は９
ｎｓとなる。

【００３０】よって、可変遅延部２４では、第１の経路
Ａの遅延回路２４１の遅延時間が１０ｎｓであるのに対
して、第２の経路Ｂの遅延回路２４２の遅延時間は９ｎ
ｓとなる。したがって、この場合の可変遅延回路の分解
能は１ｎｓとなる。

【００３１】図５は図４に示した実施形態を発展させ、
可変遅延部２４を多段（ここでは２段）構成としたもの
で、初段は遅延回路２４１、２４２及び選択部２４３で
構成され、次段は遅延回路２４４、２４５及び選択部２
４６で構成される。

【００３２】初段回路は第１、第２の経路Ａ、Ｂを端子
２３１から供給される第１セレクト信号に基づいて選択
し、次段回路は第３、第４の経路Ｃ、Ｄを端子２３２か
ら供給される第２セレクト信号に基づいて選択する。

【００３３】第３の経路Ｃに設けられる遅延回路２４４
は、第１の経路Ａの遅延回路２４１に用いる遅延素子Ｔ
ａと同じものを２個直列に接続して構成され、第４の経
路Ｄに用いられる遅延回路２４５は、第２の経路Ｂの遅
延回路２４２に用いられる可変遅延素子Ｔｂと同じもの
を２個直列に接続して構成される。各可変遅延素子Ｔｂ
の遅延時間は共に遅延時間制御信号により制御される。

【００３４】前述の例で説明する。第１の遅延回路２６
の遅延素子Ｔａの段数をｘ＝９段、遅延時間を１０ｎｓ
とし、第２の遅延回路２７の可変遅延素子Ｔｂの段数を
ｙ＝１０段とすれば、各遅延回路２６、２７の遅延時間
は共に９０ｎｓとなり、可変遅延素子Ｔｂ１個当たりの
遅延時間は９ｎｓとなる。

【００３５】よって、可変遅延部２４では、第１の経路
Ａの遅延回路２４１の遅延時間が１０ｎｓであるのに対
して、第２の経路Ｂの遅延回路２４２の遅延時間は９ｎ
ｓとなる。また、第３の経路Ｃの遅延回路２４４の遅延
時間が２０ｎｓであるのに対して、第４の経路Ｄの遅延
回路２４５の遅延時間は１８ｎｓとなる。したがって、
この場合の可変遅延回路の分解能は、可変遅延部２４の
前段で１ｎｓ、後段で２ｎｓとなり、図４の場合より遅
延時間の可変範囲を大きくすることができる。

【００３６】図６は図３に示した可変遅延部２４の構成
を用いたときの第１、第２の遅延回路２６、２７の具体
的な構成を示すものである。この場合、図６から明らか
なように、図４に示した構成と全く同じにして実現でき
る。

【００３７】すなわち、まず、第１の遅延回路２６は、
第１の経路Ａの遅延回路２４１に用いられる遅延素子Ｔ
ａと同一のものをｘ個直列に接続して構成される。ま
た、第２の遅延回路２７は、第２の経路Ｂの遅延回路２
４２に用いられる可変遅延素子Ｔｂと同一のものをｙ個
直列に接続して構成される。

【００３８】ここで、各遅延素子Ｔｂにはそれぞれ遅延
時間制御回路２９から出力される遅延時間制御信号を与
えるようにする。これにより、第１、第２の遅延回路２
６、２７の遅延時間を等しくしつつ、第２の経路Ｂの遅
延時間を第１の経路Ａの遅延時間のｘ／ｙ倍とすること
ができる。

【００３９】ところで、可変遅延素子として、遅延時間
を制御可能なＯＲゲートがある。図７にこの遅延時間調
整機能付きのＯＲゲートを用いて、図６の構成をさらに
発展させた場合の構成を示す。

【００４０】図７に示す可変遅延部２４において、入力
端子２１からの伝送信号はＡＮＤゲート２４８１に供給
されると共に、遅延回路２４４を介してＡＮＤゲート２
４８２に供給され、さらに遅延回路２４５を介してＡＮ
Ｄゲート２４８３に供給される。各ＡＮＤゲート２４８
１〜２４８３はそれぞれ対応するセレクト端子２３１〜
２３３からセレクト信号によりいずれか一つが選択され
てアクティブとなる。

【００４１】ＡＮＤゲート２４８１の出力は遅延回路２
４６に供給され、ＡＮＤゲート２４８２の出力は遅延回
路２４７に供給され、ＡＮＤゲート２４８３の出力はＯ
Ｒゲート２４８４の一方の入力端に供給される。上記遅
延回路２４６の出力は遅延回路２４７に供給され、この
遅延回路２４７の出力はＯＲゲート２４８４の他方の入
力端に供給される。

【００４２】上記遅延回路２４４、２４５はそれぞれ同
一の１個の固定遅延素子Ｔａで構成される。また、第１
の遅延回路２６はこれと同一の固定遅延素子Ｔａをｘ個
直列に接続して構成される。

【００４３】 一方、上記遅延回路２４６、２４７には
それぞれ同一の１個の遅延時間可変ＯＲゲート（遅延回
路２４６では、一方端がＬレベル固定）Ｔｃを用いて構
成され、それぞれ遅延時間制御信号により遅延時間が制
御されるようになっている。また、第２の遅延回路２７
はこれと同一の遅延時間可変ＯＲゲート（一方端がＬレ
ベル固定）Ｔｃをｙ個直列に接続して構成され、それぞ
れ遅延時間制御信号により遅延時間が制御されるように
なっている。

【００４４】 ここで、ＡＮＤゲート２４８１〜２４８
３及びＯＲゲート２４８４は選択部２４８を構成してお
り、端子２３１にセレクト信号が入力されると、入力伝
送信号をＡＮＤゲート２４８１、遅延回路２４６、２４
７を介してＯＲゲート２４８４より出力端子２２に導く
第１の経路Ａを選択し、端子２３２にセレクト信号が入
力されると、入力伝送信号を遅延回路２４４、ＡＮＤゲ
ート２４８２、遅延回路２４７を介してＯＲゲート２４
８４より出力端子２２に導く第２の経路Ｂを選択し、端
子２３３にセレクト信号が入力されると、入力伝送信号
を遅延回路２４４、２４５、ＡＮＤゲート２４８３を介
してＯＲゲート２４８４より出力端子２２に導く第３の
経路Ｃを選択することができる。

【００４５】上記構成によれば、第１及び第２の遅延回
路２６、２７の遅延素子数を適当に設定することによ
り、任意の分解能を得ることができ、セレクト信号の入
力の仕方によって任意の経路を選択することができるよ
うになる。

【００４６】 ところで、図４に示した実施形態の可変
遅延回路を集積回路等に中で実施し、遅延素子Ｔａとし
てゲートを用いた場合、遅延素子Ｔａの遅延時間がたと
えば熱などにより変動すると、可変遅延回路の遅延時間
が遅延時間の分解能と共に変動してしまう。そこでこの
場合は遅延素子Ｔａとして用いたゲートの遅延時間の変
動を防ぐことが望ましい。図８にこのときの構成を示
す。

【００４７】図８において、可変遅延部２４では、入力
端子２１からの伝送信号を第１の経路Ａにおける遅延回
路２４１の可変遅延素子Ｔｄを介して、選択部２４３の
セレクタ２４３１の一方の入力端に供給し、同時に第２
の経路Ｂにおける遅延回路２４３の可変遅延素子Ｔｂを
介して、上記セレクタ２４３１の他方の入力端に供給
し、端子２３からのセレクト信号に応じていずれか一方
の経路を選択してその信号を出力端子２２に導出する。

【００４８】

【００４９】これに対し、第１の遅延回路２６は上記遅
延回路２４１に用いた可変遅延素子Ｔｄと同一のものを
ｘ個直列に接続して構成される。また、第２の遅延回路
２７は上記遅延回路２４２に用いた可変遅延素子Ｔｂと
同一のものをｙ個直列に接続して構成される。

【００５０】第１及び第２の遅延回路２６、２７はそれ
ぞれ端子２５からのクロック信号を入力して所定の遅延
時間を与える。第１の位相比較回路２８１は各遅延回路
２６、２７の出力の位相差を検出する。

【００５１】第１の遅延時間制御回路２９１は、第１の
位相比較回路２８１で得られた位相差に基づいて、遅延
回路２６、２７の各遅延時間が等しくなるように、第２
の遅延回路２７の各可変遅延素子Ｔｂの遅延時間を制御
すると共に、同じ遅延時間制御信号を用いて可変遅延部
２４における遅延回路２４２の可変遅延素子Ｔｂの遅延
時間を制御する。

【００５２】また、上記端子２５に供給されるクロック
信号は第２の位相比較回路２８２に供給されると共に、
第３の遅延回路３０を介して第２の位相比較回路２８２
に供給される。第３の遅延回路３０は可変遅延部２４の
遅延回路２４１に用いた可変遅延素子Ｔｄと同一のもの
をｚ個直列に接続して構成したもので、第２の位相比較
回路２８２は直接供給されるクロック信号と第３の遅延
回路３０で遅延されたクロック信号との位相差を検出す
る。

【００５３】第２の遅延時間制御回路２９２は上記第２
の位相比較回路２８２で得られた位相差に基づいて、第
３の遅延回路３０の遅延時間がクロック信号の１周期と
等しくなるように、第３の遅延回路３０を構成する可変
遅延素子Ｔｄの遅延時間を制御し、同時にその遅延時間
制御信号を用いて、第１の遅延回路２６及び可変遅延部
２４の遅延回路２４１の各可変遅延素子Ｔｄの遅延時間
を制御する。

【００５４】上記構成において、具体例をあげて説明す
る。

【００５５】いま、クロック信号を１００ｎｓ、可変遅
延部２４の遅延回路２４１、２４２の可変遅延素子Ｔ
ｂ、Ｔｄの個数を１、第１の遅延回路２６の可変遅延素
子Ｔｄの個数ｘを９、第２の遅延回路２７の可変遅延素
子Ｔｂの個数ｙを１０、第３の遅延回路３０の可変遅延
素子Ｔｄの個数ｚを１０とする。

【００５６】この場合、第３の遅延回路３０の遅延時間
はクロック信号の１周期に等しく制御されるため、１０
０ｎｓとなり、可変遅延素子Ｔｄの１個当たりの遅延時
間は１０ｎｓとなる。また、同一の制御信号で制御され
る第１の遅延回路２６の遅延時間は９０ｎｓ、可変遅延
部２４の遅延回路２４１における遅延時間は１０ｎｓと
なる。

【００５７】一方、第２の遅延回路２７の遅延時間は、
第１の遅延回路２６の遅延時間に等しくなるように制御
されるから、９０ｎｓであり、可変遅延素子Ｔｂの１個
当たりの遅延時間は９ｎｓとなる。よって、同一の制御
信号で制御される可変遅延部２４の遅延回路２４２にお
ける遅延時間は９ｎｓとなる。したがって、この構成に
よる可変遅延回路の分解能は１ｎｓとなる。

【００５８】

【発明の効果】以上述べたようにこの発明によれば、所
望する任意の分解能をもつことのできる可変遅延回路を
提供できる。

【図面の簡単な説明】

【図１】本発明に係る可変遅延回路の一実施形態とする
基本構成を示すブロック回路図である。

【図２】同実施形態の可変遅延部の具体的な構成を示す
ブロック回路図である。

【図３】同実施形態の可変遅延部の他の具体的な構成を
示すブロック回路図である。

【図４】図２に示した可変遅延部の構成を用いたときの
第１、第２の遅延回路の具体的な構成を示すブロック回
路図である。

【図５】図４に示した実施形態を発展させ、可変遅延部
を多段構成とした場合を示すブロック回路図である。

【図６】図３に示した可変遅延部の構成を用いたときの
第１、第２の遅延回路の具体的な構成を示すブロック回
路図である。

【図７】遅延時間調整機能付きのＯＲゲートを用いて図
６の構成をさらに発展させた場合の構成を示すブロック
回路図である。

【図８】 図４に示した実施形態を発展させ、図４に示
される遅延素子Ｔａの遅延時間の変動を防ぐ構成とした
場合を示すブロック回路図である。

【図９】従来の可変遅延回路の構成を示すブロック回路
図である。

【図１０】従来の他の可変遅延回路の構成を示すブロッ
ク回路図である。

【符号の説明】

２１ 伝送信号入力端子 ２２ 伝送信号出力端子 ２３、２３１〜２３３ セレクト信号入力端子 ２４ 可変遅延部 ２４１、２４２、２４４〜２４７ 遅延回路 ２４３、２４８ 選択部 ２５ クロック信号入力端子 ２６ 第１の遅延回路 ２７ 第２の遅延回路 ２８、２８１、２８２ 位相比較回路 ２９、２９１、２９２ 遅延時間制御回路 ３０ 第３の遅延回路

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 少なくとも、入力端子(21)に入力された
   信号を出力端子(22)に供給する第１の経路(A) 、入力端
   子(21)に入力された信号を出力端子(22)に供給する遅延
   時間可変の第２の経路(B) を備え、第１、第２の経路
   (A,B) のいずれか一方をセレクト信号に応じて選択する
   機能を有する可変遅延部(24)と、 第１の経路(A) の少なくとも一部の遅延時間のｘ（ｘは
   任意の正の数）倍の固定の遅延時間をもつ第１の遅延回
   路(26)と、 第２の経路(B) の少なくとも一部の遅延時間のｙ（ｙは
   任意の正の数）倍の遅延時間をもつ遅延時間可変の第２
   の遅延回路(27)と、 第１の遅延回路(26)でクロック信号を遅延した信号と第
   ２の遅延回路(27)で前記クロック信号を遅延した信号の
   位相を比較する位相比較回路(28)と、 位相比較回路(28)の比較結果に基づいて、第１の遅延回
   路(26)と第２の遅延回路(27)の遅延時間が等しくなるよ
   うに第２の遅延回路(27)の遅延時間を制御すると共に、
   第２の経路(B) の遅延時間を制御する遅延時間制御回路
   (29)とを備えることを特徴とする可変遅延回路。
2. 【請求項２】 請求項１において、第１の経路(A) はｎ
   （ｎは自然数）個の固定遅延素子(Ta)を介在し、第２の
   経路(B) はｍ（ｍは自然数）個の可変遅延素子(Tb)を介
   在し、第１の遅延回路(26)は第１の経路(A) と同一の固
   定遅延素子(Ta)をｘ（ｘは自然数）個直列に接続し、第
   ２の遅延回路(27)は第２の経路(B) と同一の可変遅延素
   子(Tb)をｙ（ｙは自然数でｘ／ｎ≠ｙ／ｍ）個直列に接
   続し、第２の経路(B) の可変遅延素子及び第２の遅延回
   路(27)の各可変遅延素子の遅延時間を遅延時間制御回路
   (29)により同時に制御することを特徴とする可変遅延回
   路。
3. 【請求項３】 請求項１において、可変遅延部(24)は、
   第１の経路(A) に介在される第１の遅延回路部(241)
   と、第２の経路(B) に介在される第２の遅延回路部(24
   2) と、第１、第２の遅延回路部(241,242) の遅延出力
   のいずれか一方をセレクト信号に応じて選択し前記出力
   端子に導出するセレクタ(2431)とを備えることを特徴と
   する可変遅延回路。
4. 【請求項４】 請求項１において、可変遅延部(24)は、
   第１のセレクト信号に応じて第１の経路(A) に信号を導
   出する第１のＡＮＤゲート(2432)と、第２のセレクト信
   号に応じて第２の経路(B) に信号を導出する第２のＡＮ
   Ｄゲート(2433)と、第１のＡＮＤゲート(2432)の出力を
   遅延する第１の遅延回路部(241) と、第２のＡＮＤゲー
   ト(2433)の出力を可変遅延する第２の遅延回路部(242)
   と、第１、第２の遅延回路部(241,242) の出力を論理和
   演算して出力端子(22)に導出するＯＲゲート(2434)とを
   備えることを特徴とする可変遅延回路。
5. 【請求項５】 請求項１において、可変遅延部(24)は、
   第１、第２の経路(A,B) 及び選択機能を有する回路を複
   数段直列に接続し、各段の第２の経路の遅延時間を遅延
   時間制御回路の制御出力により制御するようにしたこと
   を特徴とする可変遅延回路。
6. 【請求項６】 少なくとも、入力端子(21)に入力された
   信号を出力端子(22)に供給する遅延時間可変の第１の経
   路(A) 、入力端子(21)に入力された信号を出力端子(22)
   に供給する遅延時間可変の第２の経路(B) を備え、第
   １、第２の経路(A,B) のいずれか一方をセレクト信号に
   応じて選択する機能を有する可変遅延部(24)と、 第１の経路(A) の少なくとも一部の遅延時間のｘ（ｘは
   任意の正の数）倍の遅延時間をもつ遅延時間可変の第１
   の遅延回路(26)と、 第２の経路(B) の少なくとも一部の遅延時間のｙ（ｙは
   任意の正の数）倍の遅延時間をもつ遅延時間可変の第２
   の遅延回路(27)と、 第１の経路(A) の少なくとも一部の遅延時間のｚ（ｚは
   任意の正の数）倍の遅延時間をもつ遅延時間可変の第３
   の遅延回路(30)と、 第１の遅延回路(26)でクロック信号を遅延した信号と第
   ２の遅延回路(27)でクロック信号を遅延した信号の位相
   を比較する第１の位相比較回路(281) と、 この第１の位相比較回路(281) の比較結果に基づいて、
   第１の遅延回路(26)と第２の遅延回路(27)の遅延時間が
   等しくなるように第２の遅延回路(27)の遅延時間を制御
   すると共に、第２の経路(B) の遅延時間を制御する第１
   の遅延時間制御回路(291) と、 クロック信号と第３の遅延回路(30)の遅延出力の位相を
   比較する第２の位相比較回路(282) と、 第２の位相比較回路(282) の比較結果に基づいて第３の
   遅延回路の遅延時間がクロックの１周期と等しくなるよ
   うに第３の遅延回路(30)の遅延時間を制御すると共に、
   第１の遅延回路(26)及び第１の経路(A) の遅延時間を制
   御する第２の遅延時間制御回路(292) とを備えることを
   特徴とする可変遅延回路。