JPH05172902A - テスト回路 - Google Patents
テスト回路Info
- Publication number
- JPH05172902A JPH05172902A JP3344226A JP34422691A JPH05172902A JP H05172902 A JPH05172902 A JP H05172902A JP 3344226 A JP3344226 A JP 3344226A JP 34422691 A JP34422691 A JP 34422691A JP H05172902 A JPH05172902 A JP H05172902A
- Authority
- JP
- Japan
- Prior art keywords
- selector
- output
- signal
- delay element
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】入力された信号をある時間遅延させて出力する
回路をテストするときのテスト所要時間を短縮する。 【構成】接続されたｎ個の遅延素子（２１）−（２ｎ）
のｎ／２段目の遅延素子２ｎ／２とｎ／２＋１段目の遅
延素子２ｎ／２＋１の間に通常動作モードで遅延素子２
ｎ／２の出力、テストモードで入力信号の反転信号を出
力するようにセレクタを接続し、各遅延素子（２１）−
（２ｎ）の出力のうち、一つを選択し出力するセレクタ
（６）を接続し、入力信号に対してある時間遅延した信
号を出力する。これにより、インバータ（４）、セレク
タ（５）を含まない回路のテストに比べ、約半分テスト
時間が短くなる。
回路をテストするときのテスト所要時間を短縮する。 【構成】接続されたｎ個の遅延素子（２１）−（２ｎ）
のｎ／２段目の遅延素子２ｎ／２とｎ／２＋１段目の遅
延素子２ｎ／２＋１の間に通常動作モードで遅延素子２
ｎ／２の出力、テストモードで入力信号の反転信号を出
力するようにセレクタを接続し、各遅延素子（２１）−
（２ｎ）の出力のうち、一つを選択し出力するセレクタ
（６）を接続し、入力信号に対してある時間遅延した信
号を出力する。これにより、インバータ（４）、セレク
タ（５）を含まない回路のテストに比べ、約半分テスト
時間が短くなる。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路をテストする
ためのテスト回路に関する。
ためのテスト回路に関する。
【０００２】
【従来の技術】図３は従来の遅延信号出力回路を示す図
である。図において、信号を入力する端子（１）の後段
には、入力されたデータを或る一定時間遅延させて出力
するｎ個の遅延素子（２１）−（２ｎ）が接続されてい
る。セレクタ（６）は、出力（２１）−（２ｎ）の内、
任意の出力を選択しそれをデータとして出力する。ま
た、端子（７）は、セレクタ（６）を制御する信号を入
力し、端子（８）は信号出力端子である。
である。図において、信号を入力する端子（１）の後段
には、入力されたデータを或る一定時間遅延させて出力
するｎ個の遅延素子（２１）−（２ｎ）が接続されてい
る。セレクタ（６）は、出力（２１）−（２ｎ）の内、
任意の出力を選択しそれをデータとして出力する。ま
た、端子（７）は、セレクタ（６）を制御する信号を入
力し、端子（８）は信号出力端子である。
【０００３】次に動作について説明する。
【０００４】入力端子（１）から遅延素子（２１）に入
力されたデータは、一定時間遅延されて出力され、この
遅延されたデータは次段の遅延素子（２２）及びセレク
タ（６）の一つの入力端子に入力される。以降、遅延素
子（２２）−（２ｎ）に入力されるデータも同様な動作
をし、それぞれの遅延素子の出力がセレクタ（６）に入
力されている。遅延素子（２１）−（２ｎ）それぞれの
遅延時間が等しく、それをｔｄとすると、Ａ点の信号と
遅延素子（２１）−（２ｎ）のそれぞれの出力（Ｄ１）
−（Ｄｎ）点の信号の関係は、図４に示すようになる。
セレクタ（６）は、入力端子（７）から入力される制御
信号により（Ｄ１）−（Ｄｎ）点のうち一つを選択し、
その信号を出力端子（８）から遅延信号として出力す
る。
力されたデータは、一定時間遅延されて出力され、この
遅延されたデータは次段の遅延素子（２２）及びセレク
タ（６）の一つの入力端子に入力される。以降、遅延素
子（２２）−（２ｎ）に入力されるデータも同様な動作
をし、それぞれの遅延素子の出力がセレクタ（６）に入
力されている。遅延素子（２１）−（２ｎ）それぞれの
遅延時間が等しく、それをｔｄとすると、Ａ点の信号と
遅延素子（２１）−（２ｎ）のそれぞれの出力（Ｄ１）
−（Ｄｎ）点の信号の関係は、図４に示すようになる。
セレクタ（６）は、入力端子（７）から入力される制御
信号により（Ｄ１）−（Ｄｎ）点のうち一つを選択し、
その信号を出力端子（８）から遅延信号として出力す
る。
【０００５】上記のような動作をする回路において、セ
レクタ（６）の動作をテストする場合、セレクタ（６）
が入力端子（７）からのセレクタ制御信号に従って遅延
素子（２１）−（２ｎ）のそれぞれの出力の内、一つの
出力を選択して出力端子（８）から出力していること
を、全ての遅延素子の出力について確認することにな
る。図４に示すように、（Ａ）点に入力された信号は、
それぞれの遅延素子で一定時間遅延され、その出力は
（Ｄ１）−（Ｄｎ）点のようになるので、セレクタ
（６）の動作をテストするためには、 Ｔ１＝ｔｄ ＋ ２ｔｄ ＋ ．．． ＋ｎｔｄ ＝ｎ（ｎ＋１）／２ ＊ ｔｄ ．．．（１） の時間を要する。
レクタ（６）の動作をテストする場合、セレクタ（６）
が入力端子（７）からのセレクタ制御信号に従って遅延
素子（２１）−（２ｎ）のそれぞれの出力の内、一つの
出力を選択して出力端子（８）から出力していること
を、全ての遅延素子の出力について確認することにな
る。図４に示すように、（Ａ）点に入力された信号は、
それぞれの遅延素子で一定時間遅延され、その出力は
（Ｄ１）−（Ｄｎ）点のようになるので、セレクタ
（６）の動作をテストするためには、 Ｔ１＝ｔｄ ＋ ２ｔｄ ＋ ．．． ＋ｎｔｄ ＝ｎ（ｎ＋１）／２ ＊ ｔｄ ．．．（１） の時間を要する。
【０００６】
【発明が解決しようとする課題】従来のテスト方法は以
上のように行われていたので、各遅延素子の出力が入力
された信号に対して遅延する時間を遅延素子の数だけ累
積した時間をセレクタのみのテストに要し、テスト時間
が長すぎるという問題があった。
上のように行われていたので、各遅延素子の出力が入力
された信号に対して遅延する時間を遅延素子の数だけ累
積した時間をセレクタのみのテストに要し、テスト時間
が長すぎるという問題があった。
【０００７】本発明は上記従来の課題に鑑み為されたも
ので、その目的はテスト時間を短縮することにある。
ので、その目的はテスト時間を短縮することにある。
【０００８】
【課題を解決するための手段】本発明に係るテスト回路
は、接続した遅延素子の最終段以外の任意の遅延素子の
出力を、通常動作であるかテストであるかによって出力
制御されるセレクタの一方の入力に接続し、セレクタの
他方の入力に信号を入力する端子をインバータを介して
接続し、上記セレクタの出力が次段の遅延素子の入力に
接続されるように構成したものである。
は、接続した遅延素子の最終段以外の任意の遅延素子の
出力を、通常動作であるかテストであるかによって出力
制御されるセレクタの一方の入力に接続し、セレクタの
他方の入力に信号を入力する端子をインバータを介して
接続し、上記セレクタの出力が次段の遅延素子の入力に
接続されるように構成したものである。
【０００９】
【作用】本発明におけるテスト回路は、テストモードの
時に第１段目の遅延素子には信号入力端子からの信号が
入力され、セレクタの出力に接続された遅延素子には信
号入力端子から入力された信号が論理反転した信号が入
力される。
時に第１段目の遅延素子には信号入力端子からの信号が
入力され、セレクタの出力に接続された遅延素子には信
号入力端子から入力された信号が論理反転した信号が入
力される。
【００１０】
【実施例】以下、本発明の好適な実施例を図面に基づき
説明する。図１は、本発明に係るテスト回路を含む遅延
信号出力回路の一実施例を示す構成図である。尚、図
中、前記図３に係る従来回路と同等の構成要素には同一
符号を付し、その説明を省略する。
説明する。図１は、本発明に係るテスト回路を含む遅延
信号出力回路の一実施例を示す構成図である。尚、図
中、前記図３に係る従来回路と同等の構成要素には同一
符号を付し、その説明を省略する。
【００１１】図において、（３）は通常動作モードかテ
ストモードかを入力する入力端子、（４）は入力端子
（１）から入力された信号を論理反転するインバータ、
（５）は入力端子（３）から入力される信号によって制
御されるセレクタである。
ストモードかを入力する入力端子、（４）は入力端子
（１）から入力された信号を論理反転するインバータ、
（５）は入力端子（３）から入力される信号によって制
御されるセレクタである。
【００１２】次に動作について説明する。
【００１３】セレクタ（５）は、接続されたｎ個の遅延
素子（２１）−（２ｎ）のｎ／２段目とｎ／２＋１段目
との間に接続され、通常動作モードの時遅延素子２ｎ／
２の出力を、テストモードの時入力端子（１）から入力
された信号の反転信号を遅延素子２ｎ／２＋１の入力端
子に入力する。通常動作モードの場合、入力端子（１）
から遅延素子（２１）に入力されたデータは一定時間遅
延されて出力され、次段の遅延素子（２２）及びセレク
タ（６）の入力端子に入力される。以降遅延素子（２
２）−（２ｎ）も同様で、各遅延素子の出力がセレクタ
（６）に入力される。遅延素子（２１）−（２ｎ）のの
それぞれの遅延時間が等しく、それをｔｄとすると、Ａ
点の信号と遅延素子（２１）−（２ｎ）のそれぞれの出
力Ｄ１−Ｄｎ点の信号関係は、図４に示すようになる。
セレクタ（６）は、入力端子（７）から入力される制御
信号により、Ｄ１−Ｄｎ点のうちから１つを選択し、そ
の信号をＡ点の信号に対する遅延信号として出力端子か
ら出力する。
素子（２１）−（２ｎ）のｎ／２段目とｎ／２＋１段目
との間に接続され、通常動作モードの時遅延素子２ｎ／
２の出力を、テストモードの時入力端子（１）から入力
された信号の反転信号を遅延素子２ｎ／２＋１の入力端
子に入力する。通常動作モードの場合、入力端子（１）
から遅延素子（２１）に入力されたデータは一定時間遅
延されて出力され、次段の遅延素子（２２）及びセレク
タ（６）の入力端子に入力される。以降遅延素子（２
２）−（２ｎ）も同様で、各遅延素子の出力がセレクタ
（６）に入力される。遅延素子（２１）−（２ｎ）のの
それぞれの遅延時間が等しく、それをｔｄとすると、Ａ
点の信号と遅延素子（２１）−（２ｎ）のそれぞれの出
力Ｄ１−Ｄｎ点の信号関係は、図４に示すようになる。
セレクタ（６）は、入力端子（７）から入力される制御
信号により、Ｄ１−Ｄｎ点のうちから１つを選択し、そ
の信号をＡ点の信号に対する遅延信号として出力端子か
ら出力する。
【００１４】一方、テストモードの場合、セレクタ
（５）はインバータ（４）の出力つまり入力端子（１）
から入力された信号の反転信号が遅延素子２ｎ／２＋１
に入力されるように制御される。従って、Ａ点、Ｂ点と
遅延素子（２１）−（２ｎ）のそれぞれの出力Ｄ１−Ｄ
ｎ点の信号の関係は図２に示すようになり、遅延素子Ｄ
１−Ｄｎ／２は通常動作と同様な動作をし、遅延素子２
ｎ／２＋１−２ｎは、遅延素子２１−２ｎ／２の出力の
反転信号を出力する。セレクタ（６）は入力端子（７）
から出力されるセレクタ信号に従って、各遅延素子２１
−２ｎの出力のうち一つを選択して出力端子から出力す
る。上記のようなテスト回路を含むセレクタ（６）の動
作をテストする場合、Ｄ１とＤｎ／２＋１、Ｄ２とＤｎ
／２＋２、．．．、Ｄｎ／２とＤｎの信号の変化のタイ
ミングは同じになるが、論理が反転しているので、判別
が可能となり、テストに要する時間は Ｔ２＝（ｔｄ＋２ｔｄ＋．．．＋ｎ／２ｔｄ）＊ ２ ＝ｎ（ｎ＋２）／４ ＊ ｔｄ ．．． （２） となる。
（５）はインバータ（４）の出力つまり入力端子（１）
から入力された信号の反転信号が遅延素子２ｎ／２＋１
に入力されるように制御される。従って、Ａ点、Ｂ点と
遅延素子（２１）−（２ｎ）のそれぞれの出力Ｄ１−Ｄ
ｎ点の信号の関係は図２に示すようになり、遅延素子Ｄ
１−Ｄｎ／２は通常動作と同様な動作をし、遅延素子２
ｎ／２＋１−２ｎは、遅延素子２１−２ｎ／２の出力の
反転信号を出力する。セレクタ（６）は入力端子（７）
から出力されるセレクタ信号に従って、各遅延素子２１
−２ｎの出力のうち一つを選択して出力端子から出力す
る。上記のようなテスト回路を含むセレクタ（６）の動
作をテストする場合、Ｄ１とＤｎ／２＋１、Ｄ２とＤｎ
／２＋２、．．．、Ｄｎ／２とＤｎの信号の変化のタイ
ミングは同じになるが、論理が反転しているので、判別
が可能となり、テストに要する時間は Ｔ２＝（ｔｄ＋２ｔｄ＋．．．＋ｎ／２ｔｄ）＊ ２ ＝ｎ（ｎ＋２）／４ ＊ ｔｄ ．．． （２） となる。
【００１５】
【発明の効果】以上説明したように本発明によれば、テ
ストモードの場合に、接続された遅延素子の途中から外
部から入力される信号の反転信号を入力できるようにし
たので、セレクタのテストを短時間で済ませられるとい
う効果がある。
ストモードの場合に、接続された遅延素子の途中から外
部から入力される信号の反転信号を入力できるようにし
たので、セレクタのテストを短時間で済ませられるとい
う効果がある。
【図１】本発明の一実施例に係るテスト回路を含む遅延
信号出力回路を示す図。
信号出力回路を示す図。
【図２】図１に示す回路の動作説明図。
【図３】従来の遅延信号出力回路を示す図。
【図４】図３に示す回路の動作説明図。
（２１）−（２ｎ） 遅延素子 （４） インバータ （５） セレクタ （６） セレクタ
Claims (1)
- 【請求項１】複数の遅延素子を有し、該各遅延素子の出
力端子はその次段に接続される遅延素子の入力端子に接
続され、各遅延素子の出力端子から任意の出力端子を選
択しこれをデータとして出力するテスト回路において、 前記各遅延素子の内、最終段の遅延素子以外の遅延素子
の任意の出力端子がセレクタの一方の入力端子に接続さ
れ、 前記セレクタの他方の入力端子には、信号入力端子がイ
ンバータを介して接続され、 前記セレクタは、テスト回路を正常に動作させるかテス
トするかによって制御され、 上記セレクタの出力端子は、次段の遅延素子の入力端子
に接続されるようにしたことを特徴とするテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3344226A JPH05172902A (ja) | 1991-12-26 | 1991-12-26 | テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3344226A JPH05172902A (ja) | 1991-12-26 | 1991-12-26 | テスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05172902A true JPH05172902A (ja) | 1993-07-13 |
Family
ID=18367609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3344226A Pending JPH05172902A (ja) | 1991-12-26 | 1991-12-26 | テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05172902A (ja) |
-
1991
- 1991-12-26 JP JP3344226A patent/JPH05172902A/ja active Pending
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