JP2605283B2 - カウンタ回路 - Google Patents
カウンタ回路Info
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- JP2605283B2 JP2605283B2 JP62125790A JP12579087A JP2605283B2 JP 2605283 B2 JP2605283 B2 JP 2605283B2 JP 62125790 A JP62125790 A JP 62125790A JP 12579087 A JP12579087 A JP 12579087A JP 2605283 B2 JP2605283 B2 JP 2605283B2
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- Japan
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- flip
- circuit
- flop
- output
- test
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ｎ個（ｎは２以上の整数）のフリップフロ
ップからなるカウンタ回路に関し、特にテスト回路を含
んだカウンタ回路に関する。
ップからなるカウンタ回路に関し、特にテスト回路を含
んだカウンタ回路に関する。
［従来の技術］ 一般にカウンタ回路は複数のフリップフロップを直列
接続して構成される。
接続して構成される。
第６図はｎ＝３の場合の従来のカウンタ回路を示す回
路図であり、また第７図はその動作を示すタイミングチ
ャート図である。３つのフリップフロップ31,32,33の各
出力303,304,305は、第７図に示すように、クロック入
力302を、夫々、1/2,1/4,1/8に分周した出力となる。従
って、最終段のフリップフロップ33の出力305でカウン
タ回路の動作を確認するには、クロック入力302から少
なくとも８個のクロックパルスを入力する必要がある。
路図であり、また第７図はその動作を示すタイミングチ
ャート図である。３つのフリップフロップ31,32,33の各
出力303,304,305は、第７図に示すように、クロック入
力302を、夫々、1/2,1/4,1/8に分周した出力となる。従
って、最終段のフリップフロップ33の出力305でカウン
タ回路の動作を確認するには、クロック入力302から少
なくとも８個のクロックパルスを入力する必要がある。
一般的に、ｎ個のフリップフロップからなるカウンタ
回路の動作確認を最終段のフリップフロップの出力によ
って行うと、クロックパルス2n個分の待ち時間が必要に
なり、特にｎが大きくなると、動作確認の時間が非常に
長くなるという問題点があった。
回路の動作確認を最終段のフリップフロップの出力によ
って行うと、クロックパルス2n個分の待ち時間が必要に
なり、特にｎが大きくなると、動作確認の時間が非常に
長くなるという問題点があった。
そこで、動作確認の時間を短縮する技術として、第８
図に示すように、テスト回路を内蔵したカウンタ回路が
提案されている。このカウンタ回路は、２段目,3段目の
フリップフロップ42,43の入力にセレクタ44,45を接続
し、このセレクタ44,45をテスト入力403によって切り替
えることによって、通常動作時は、前段のフリップフロ
ップ41,42の出力406,407をそれぞれ後段のフリップフロ
ップ42,43の入力に導き、テストモード時は、クロック
入力402を直接フリップフロップ42,43の入力に導くよう
にしている。
図に示すように、テスト回路を内蔵したカウンタ回路が
提案されている。このカウンタ回路は、２段目,3段目の
フリップフロップ42,43の入力にセレクタ44,45を接続
し、このセレクタ44,45をテスト入力403によって切り替
えることによって、通常動作時は、前段のフリップフロ
ップ41,42の出力406,407をそれぞれ後段のフリップフロ
ップ42,43の入力に導き、テストモード時は、クロック
入力402を直接フリップフロップ42,43の入力に導くよう
にしている。
第９図（ａ）は、このカウンタ回路のテスト入力403
を“0"とした通常の動作を示すタイミングチャート図で
あり、第９図（ｂ）はテスト入力403を“1"としたテス
トモードの動作を示すタイミングチャート図である。通
常の動作の場合は［第９図（ａ）］、第７図と同様の信
号パターンを示す。一方、テストモードにおいては、テ
スト入力403を“1"にしてセレクタ44,45を下側に切替
え、３個のフリップフロップ41,42,43に同時にクロック
パルス402を加える。そして、１段目,2段目のフリップ
フロップ41,42の出力406,407をテスト出力1,2として取
り出し、これら出力406,407を最終段の出力408とともに
観測することにより、２個のクロックパルスによりカウ
ンタの動作テストを完了することができる。
を“0"とした通常の動作を示すタイミングチャート図で
あり、第９図（ｂ）はテスト入力403を“1"としたテス
トモードの動作を示すタイミングチャート図である。通
常の動作の場合は［第９図（ａ）］、第７図と同様の信
号パターンを示す。一方、テストモードにおいては、テ
スト入力403を“1"にしてセレクタ44,45を下側に切替
え、３個のフリップフロップ41,42,43に同時にクロック
パルス402を加える。そして、１段目,2段目のフリップ
フロップ41,42の出力406,407をテスト出力1,2として取
り出し、これら出力406,407を最終段の出力408とともに
観測することにより、２個のクロックパルスによりカウ
ンタの動作テストを完了することができる。
［発明が解決しようとする問題点］ しかしながら、この動作時間の短縮を図った従来のテ
スト回路内蔵型のカウンタ回路においては、ｎ個のフリ
ップフロップの出力を同時に観測する必要があり、この
ため（ｎ−１）個のテスト出力が必要となるため、出力
の端子数が増加するという問題点があった。
スト回路内蔵型のカウンタ回路においては、ｎ個のフリ
ップフロップの出力を同時に観測する必要があり、この
ため（ｎ−１）個のテスト出力が必要となるため、出力
の端子数が増加するという問題点があった。
本発明はかかる事情に鑑みてなされたものであって、
テスト時間を短縮することができ、しかもテスト出力の
ための端子を増設する必要がないカウンタ回路を提供す
ることを目的とする。
テスト時間を短縮することができ、しかもテスト出力の
ための端子を増設する必要がないカウンタ回路を提供す
ることを目的とする。
［問題点を解決するための手段］ 本発明に係るカウンタ回路は、各フリップフロップの
間にゲート回路を設け、このゲート回路の一方の入力に
前段のフリップフロップの出力を与え、他方の入力に初
段のフリップフロップに与えるテスト用クロック信号に
対し遅延回路を用いてパルス幅の範囲内でタイミングを
異ならせた信号を与えるようにしている。そして、ゲー
ト回路で両入力信号を論理演算して前記前段のフリップ
フロップの出力の後縁タイミングで後段のパルスの後縁
タイミングが規定された連続する２つのパルスを生成
し、後続するフリップフロップに出力するようにしてい
る。
間にゲート回路を設け、このゲート回路の一方の入力に
前段のフリップフロップの出力を与え、他方の入力に初
段のフリップフロップに与えるテスト用クロック信号に
対し遅延回路を用いてパルス幅の範囲内でタイミングを
異ならせた信号を与えるようにしている。そして、ゲー
ト回路で両入力信号を論理演算して前記前段のフリップ
フロップの出力の後縁タイミングで後段のパルスの後縁
タイミングが規定された連続する２つのパルスを生成
し、後続するフリップフロップに出力するようにしてい
る。
［作用］ 本発明によれば、ゲート回路の２つの入力のタイミン
グ差によって、各ゲート回路で連続する２つのパルスを
生成でき、これを後続する各フリップフロップに与えて
いるため、各段のフリップフロップの出力を２つのパル
スによって直ちに確認することができる。ゲート回路
は、一方においては、各段のフリップフロップ間でタイ
ミングが異なる信号を入力し、他方においては前段のフ
リップフロップの出力を入力し、上記２つのパルスの最
後縁のタイミングを前段のフリップフロップの出力で規
定している。このため、もし、故障により前段のフリッ
プフロップから正しい出力が得られない場合には、前記
２つのパルスの最後縁パルスを規定できなくなり、最終
段のフリップフロップからは全く出力が得られなくなる
か、又はその出力タイミングがずれたりする。これを観
測すればフリップフロップの故障を発見することができ
る。
グ差によって、各ゲート回路で連続する２つのパルスを
生成でき、これを後続する各フリップフロップに与えて
いるため、各段のフリップフロップの出力を２つのパル
スによって直ちに確認することができる。ゲート回路
は、一方においては、各段のフリップフロップ間でタイ
ミングが異なる信号を入力し、他方においては前段のフ
リップフロップの出力を入力し、上記２つのパルスの最
後縁のタイミングを前段のフリップフロップの出力で規
定している。このため、もし、故障により前段のフリッ
プフロップから正しい出力が得られない場合には、前記
２つのパルスの最後縁パルスを規定できなくなり、最終
段のフリップフロップからは全く出力が得られなくなる
か、又はその出力タイミングがずれたりする。これを観
測すればフリップフロップの故障を発見することができ
る。
［実施例］ 次に、本発明の実施例について添付の図面を参照して
説明する。第１図は、本発明の実施例に係るカウンタ回
路を示す回路図である。このカウンタ回路は、直列に接
続された３個のフリップフロップ11,12,13と、これらフ
リップフロップ11〜13の各前段に設けられた３個のアン
ドゲート14〜16と、このアンドゲート14〜16の各一方の
入力端間に接続された遅延回路17,18とで構成されてい
る。
説明する。第１図は、本発明の実施例に係るカウンタ回
路を示す回路図である。このカウンタ回路は、直列に接
続された３個のフリップフロップ11,12,13と、これらフ
リップフロップ11〜13の各前段に設けられた３個のアン
ドゲート14〜16と、このアンドゲート14〜16の各一方の
入力端間に接続された遅延回路17,18とで構成されてい
る。
遅延回路17,18はテスト入力103として与えられるテス
ト用クロック信号を夫々tD（秒）だけ遅延させる。アン
ドゲート14はクロック入力102とテスト入力103との論理
積をとり、初段のフリップフロップ11に出力する。ま
た、アンドゲート15,16は、夫々前段のフリップフロッ
プ11,12の出力と遅延回路17,18の出力との論理積をと
り、後続するフリップフロップ12,13に出力する。
ト用クロック信号を夫々tD（秒）だけ遅延させる。アン
ドゲート14はクロック入力102とテスト入力103との論理
積をとり、初段のフリップフロップ11に出力する。ま
た、アンドゲート15,16は、夫々前段のフリップフロッ
プ11,12の出力と遅延回路17,18の出力との論理積をと
り、後続するフリップフロップ12,13に出力する。
次に、以上のように構成された本実施例に係るカウン
タ回路の動作について、そのタイミングチャート図であ
る第２図（ａ），（ｂ）に基いて説明する。第２図
（ａ）は、第１図のテスト入力103を“1"とすることに
より、通常のカウンタとして動作させた場合である。ク
ロック入力102からクロックパルスを入力すると、フリ
ップフロップ11〜13はこれを各1/2,1/4,1/8分周するの
で、フリップフロップ13の出力111には、入力クロック
パルスの８倍の周期の信号が出力される。
タ回路の動作について、そのタイミングチャート図であ
る第２図（ａ），（ｂ）に基いて説明する。第２図
（ａ）は、第１図のテスト入力103を“1"とすることに
より、通常のカウンタとして動作させた場合である。ク
ロック入力102からクロックパルスを入力すると、フリ
ップフロップ11〜13はこれを各1/2,1/4,1/8分周するの
で、フリップフロップ13の出力111には、入力クロック
パルスの８倍の周期の信号が出力される。
一方、第２図（ｂ）は、テストモード時であり、この
場合には、クロック入力102を“1"とし、テスト入力103
に２個の連続したクロックパルスを入力する。このクロ
ックパルスは、遅延回路17でtD（秒）、遅延回路18で2t
D（秒）だけ、テスト入力103に入力されたテスト用クロ
ックパルスに対して遅延する。
場合には、クロック入力102を“1"とし、テスト入力103
に２個の連続したクロックパルスを入力する。このクロ
ックパルスは、遅延回路17でtD（秒）、遅延回路18で2t
D（秒）だけ、テスト入力103に入力されたテスト用クロ
ックパルスに対して遅延する。
アンドゲート14からのテスト用クロック信号106を入
力したフリップフロップ11の出力107の立上りタイミン
グは、遅延回路17からの前段パルスの降下タイミングよ
りもtDだけ早いので、アンドゲート15は、そのタイミン
グ差tDに起因したパルスを前段パルスとして出力する
（フリップフロップ12の入力108参照）。また、アンド
ゲート15の出力（フリップフロップ12の入力108）にお
ける後段パルスは、遅延回路17からの後段のパルスの立
上り時に立上ると共に、その降下タイミングが前段のフ
リップフロップ11の出力107によって規定される。同様
にアンドゲート16の出力（フリップフロップ13の入力11
0）は、前段のフリップフロップ12の出力109と遅延回路
18の出力105とのタイミング差tDに起因した前段パルス
と、降下タイミングが前段のフリップフロップ12の出力
109によって規定される後段パルスとからなる。
力したフリップフロップ11の出力107の立上りタイミン
グは、遅延回路17からの前段パルスの降下タイミングよ
りもtDだけ早いので、アンドゲート15は、そのタイミン
グ差tDに起因したパルスを前段パルスとして出力する
（フリップフロップ12の入力108参照）。また、アンド
ゲート15の出力（フリップフロップ12の入力108）にお
ける後段パルスは、遅延回路17からの後段のパルスの立
上り時に立上ると共に、その降下タイミングが前段のフ
リップフロップ11の出力107によって規定される。同様
にアンドゲート16の出力（フリップフロップ13の入力11
0）は、前段のフリップフロップ12の出力109と遅延回路
18の出力105とのタイミング差tDに起因した前段パルス
と、降下タイミングが前段のフリップフロップ12の出力
109によって規定される後段パルスとからなる。
このように、テスト入力103より２個のクロックパル
スを入力することにより、すべてのフリップフロップ11
〜13にタイミングがずれた２個のパルスを入力すること
ができ、その結果を最後のフリップフロップの出力で観
測することができる。
スを入力することにより、すべてのフリップフロップ11
〜13にタイミングがずれた２個のパルスを入力すること
ができ、その結果を最後のフリップフロップの出力で観
測することができる。
カウンタ回路に故障がある場合には、正常なフリップ
フロップ出力が得られず、ゲート回路15,16の出力の後
段パルスの降下タイミングを本来のタイミングに規定で
きなくなる。このため、第３図（ｂ）〜（ｄ）のタイム
チャートに示すように、フリップフロップ13の出力111
を観測し、入力クロックパルスとの相対関係を比較する
ことにより、カウンタ回路の故障を検出することが可能
である。
フロップ出力が得られず、ゲート回路15,16の出力の後
段パルスの降下タイミングを本来のタイミングに規定で
きなくなる。このため、第３図（ｂ）〜（ｄ）のタイム
チャートに示すように、フリップフロップ13の出力111
を観測し、入力クロックパルスとの相対関係を比較する
ことにより、カウンタ回路の故障を検出することが可能
である。
第３図（ａ）は正常な場合、第３図（ｂ）〜（ｄ）は
フリップフロップ11が故障した場合のタイミングチャー
ト図である。
フリップフロップ11が故障した場合のタイミングチャー
ト図である。
第３図（ｂ）は、フリップフロップ11の出力が“0"の
まま、第３図（ｃ）はフリップフロップ11の出力が“1"
のまま、第３図（ｄ）は、フリップフロップ11のリセッ
トが不良の場合の例である。第３図（ａ）と第３図
（ｂ）〜（ｄ）とを、出力111で比較すると、フリップ
フロップ11が故障していると、出力111が“0"のまま
か、降下時間がtDだけ遅れることがわかる。なお、他の
フリップフロップ、アンドゲート及び遅延回路の故障も
同様に検出することができるので、その説明は省略す
る。以上、ｎ＝３の場合について説明したが、ｎが２及
び４以上の場合も同様である。
まま、第３図（ｃ）はフリップフロップ11の出力が“1"
のまま、第３図（ｄ）は、フリップフロップ11のリセッ
トが不良の場合の例である。第３図（ａ）と第３図
（ｂ）〜（ｄ）とを、出力111で比較すると、フリップ
フロップ11が故障していると、出力111が“0"のまま
か、降下時間がtDだけ遅れることがわかる。なお、他の
フリップフロップ、アンドゲート及び遅延回路の故障も
同様に検出することができるので、その説明は省略す
る。以上、ｎ＝３の場合について説明したが、ｎが２及
び４以上の場合も同様である。
なお、遅延回路の遅延時間tD（秒）は、ゲート回路の
遅延時間をtG（秒）、フリップフロップの遅延時間をt
FF（秒）、フリップフロップの動作可能な最小パルス幅
をtC（秒）、入力クロックパルス幅をtW（秒）とすれ
ば、下記不等式（１）にて規定する範囲に選ぶ必要があ
る。
遅延時間をtG（秒）、フリップフロップの遅延時間をt
FF（秒）、フリップフロップの動作可能な最小パルス幅
をtC（秒）、入力クロックパルス幅をtW（秒）とすれ
ば、下記不等式（１）にて規定する範囲に選ぶ必要があ
る。
tW/n≧tD≧tG＋tFF＋tC ……（１） 第４図は、本発明の他の実施例を示す回路図である。
21〜23はフリップフロップ、27,28は遅延回路、24〜26
は、オアゲートである。この実施例ではゲート回路にオ
アゲートを用いている。また、この実施例では出力側の
フリップフロップ23から入力側のフリップフロップ21へ
と、前述の実施例とは逆方向に遅延回路27,28を接続す
ることにより、各フリップフロップの入力パルスを前段
のフリップフロップに比べて相対的に進ませるようにし
ている。
21〜23はフリップフロップ、27,28は遅延回路、24〜26
は、オアゲートである。この実施例ではゲート回路にオ
アゲートを用いている。また、この実施例では出力側の
フリップフロップ23から入力側のフリップフロップ21へ
と、前述の実施例とは逆方向に遅延回路27,28を接続す
ることにより、各フリップフロップの入力パルスを前段
のフリップフロップに比べて相対的に進ませるようにし
ている。
第５図（ａ），（ｂ）は、この回路のタイミングチャ
ート図を示す。この回路では、テスト入力203、遅延回
路27の出力204及び遅延回路28の出力205（テスト用クロ
ック信号）のタイミング差によって、オアゲート25,26
の出力（夫々フリップフロップ22,23の入力208,210）に
０レベル期間を挿入し、前段パルスと後段パルスとの分
離を図っている。
ート図を示す。この回路では、テスト入力203、遅延回
路27の出力204及び遅延回路28の出力205（テスト用クロ
ック信号）のタイミング差によって、オアゲート25,26
の出力（夫々フリップフロップ22,23の入力208,210）に
０レベル期間を挿入し、前段パルスと後段パルスとの分
離を図っている。
そして、この場合にも、後段パルスの後縁タイミング
は、前段のフリップフロップの出力の後縁タイミングに
よって規定されているので、前述した第１図の実施例と
同様に、フリップフロップ23の出力211と、クロックパ
ルスとの相対関係とを比較することによって、カウンタ
回路の故障を発見することができる。
は、前段のフリップフロップの出力の後縁タイミングに
よって規定されているので、前述した第１図の実施例と
同様に、フリップフロップ23の出力211と、クロックパ
ルスとの相対関係とを比較することによって、カウンタ
回路の故障を発見することができる。
［発明の効果］ 以上、説明したように本発明によれば、各フリップフ
ロップ間にゲート回路を接続し、遅延回路によるタイミ
ングがずれたパルスと前段のフリップフロップ出力との
論理演算結果を各フリップフロップに入力することによ
り、フリップフロップの数ｎに拘らず、２個のクロック
パルスを入力して得られる最終段のフリップフロップの
出力タイミングを観測するのみで、カウンタ回路の動作
テストを行うことができる。
ロップ間にゲート回路を接続し、遅延回路によるタイミ
ングがずれたパルスと前段のフリップフロップ出力との
論理演算結果を各フリップフロップに入力することによ
り、フリップフロップの数ｎに拘らず、２個のクロック
パルスを入力して得られる最終段のフリップフロップの
出力タイミングを観測するのみで、カウンタ回路の動作
テストを行うことができる。
このため、本発明によれば、各フリップフロップ出力
の観測用端子を必要とせず、単に１個のテスト入力端子
を追加するだけでよい。即ち、従来の方法では、テスト
回路がないカウンタ回路の動作テストには、2n個のクロ
ックパルスの入力が必要であるため、動作テストに長時
間を要している。一方、２個のクロックパルスで動作テ
ストをするには、テスト出力を（ｎ−１）個追加しなけ
ればならない。しかしながら、本発明によれば、２個の
クロックパルスで動作テストをすることができ、しか
も、テスト入力用に１個の入力端子を追加するのみでよ
い。これはｎが大きくなるにつれて極めて実益が高くな
る。
の観測用端子を必要とせず、単に１個のテスト入力端子
を追加するだけでよい。即ち、従来の方法では、テスト
回路がないカウンタ回路の動作テストには、2n個のクロ
ックパルスの入力が必要であるため、動作テストに長時
間を要している。一方、２個のクロックパルスで動作テ
ストをするには、テスト出力を（ｎ−１）個追加しなけ
ればならない。しかしながら、本発明によれば、２個の
クロックパルスで動作テストをすることができ、しか
も、テスト入力用に１個の入力端子を追加するのみでよ
い。これはｎが大きくなるにつれて極めて実益が高くな
る。
第１図は本発明の実施例を示す回路図、第２図（ａ），
（ｂ）及び第３図（ａ）乃至（ｄ）は同回路の動作を示
すタイミングチャート図、第４図は本発明の他の実施例
を示す回路図、第５図（ａ），（ｂ）は同回路の動作を
示すタイミングチャート図、第６図はテスト回路を有し
ない従来例の回路図、第７図は同回路の動作を示すタイ
ミングチャート図、第８図はテスト回路を備えた従来例
の回路図、第９図（ａ），（ｂ）は同回路の動作を示す
タイミングチャート図である。 11〜13,21〜23,31〜33,41〜43;フリップフロップ、14〜
16;アンドゲート、24〜26;オアゲート、17,18,27,28;遅
延回路、44,45;セレクタ
（ｂ）及び第３図（ａ）乃至（ｄ）は同回路の動作を示
すタイミングチャート図、第４図は本発明の他の実施例
を示す回路図、第５図（ａ），（ｂ）は同回路の動作を
示すタイミングチャート図、第６図はテスト回路を有し
ない従来例の回路図、第７図は同回路の動作を示すタイ
ミングチャート図、第８図はテスト回路を備えた従来例
の回路図、第９図（ａ），（ｂ）は同回路の動作を示す
タイミングチャート図である。 11〜13,21〜23,31〜33,41〜43;フリップフロップ、14〜
16;アンドゲート、24〜26;オアゲート、17,18,27,28;遅
延回路、44,45;セレクタ
Claims (3)
- 【請求項１】直列接続されたｎ（ｎは２以上の整数）個
のフリップフロップと、 所定のクロック信号を遅延処理し、初段の前記フリップ
フロップに与えるテスト用クロック信号に対して該クロ
ック信号のパルス幅の範囲内でタイミングを異ならせた
信号を生成する遅延回路と、 前記各フリップフロップ間に介挿され、前段のフリップ
フロップの出力と前記タイミングを異ならせた信号とを
論理演算して前記前段のフリップフロップの出力の後縁
タイミングで後段のパルスの後縁タイミングが規定され
た連続する２つのパルスを生成し、このパルスを後続す
る前記フリップフロップに出力するゲート回路と、 を有することを特徴とするカウンタ回路。 - 【請求項２】前記遅延回路は、前記初段のフリップフロ
ップ回路に与えるテスト用クロック信号を該クロック信
号のパルス幅の1/nずつ遅延させるものであり、前記ゲ
ート回路はアンド回路であることを特徴とする特許請求
の範囲第１項に記載のカウンタ回路。 - 【請求項３】前記遅延回路は、前記初段のフリップフロ
ップ回路に与えるテスト用クロック信号を該クロック信
号のパルス幅の1/nずつ進めた信号を生成するものであ
り、前記ゲート回路はオア回路であることを特徴とする
特許請求の範囲第１項に記載のカウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62125790A JP2605283B2 (ja) | 1987-05-25 | 1987-05-25 | カウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62125790A JP2605283B2 (ja) | 1987-05-25 | 1987-05-25 | カウンタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63292719A JPS63292719A (ja) | 1988-11-30 |
| JP2605283B2 true JP2605283B2 (ja) | 1997-04-30 |
Family
ID=14918931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62125790A Expired - Lifetime JP2605283B2 (ja) | 1987-05-25 | 1987-05-25 | カウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2605283B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19522839C2 (de) * | 1995-06-23 | 2003-12-18 | Atmel Germany Gmbh | Verfahren zum Testen von Impulszählern |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61126821A (ja) * | 1984-11-22 | 1986-06-14 | Nec Corp | ロジツクｌｓｉ回路 |
-
1987
- 1987-05-25 JP JP62125790A patent/JP2605283B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63292719A (ja) | 1988-11-30 |
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