JPH04235409A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPH04235409A JPH04235409A JP3000812A JP81291A JPH04235409A JP H04235409 A JPH04235409 A JP H04235409A JP 3000812 A JP3000812 A JP 3000812A JP 81291 A JP81291 A JP 81291A JP H04235409 A JPH04235409 A JP H04235409A
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- JP
- Japan
- Prior art keywords
- delay
- output
- circuit
- input
- reference signal
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003111 delayed effect Effects 0.000 abstract 2
- 239000006185 dispersion Substances 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、遅延回路に関し、特に
ＬＳＩに使用する遅延回路に関する。
ＬＳＩに使用する遅延回路に関する。
【０００２】
【従来の技術】従来の遅延回路は、図４に示すように、
複数個の遅延素子３０を直列に接続し、ＬＳＩ回路内の
半導体基板上に集積回路製造方法で他の素子と共に製造
されていた。
複数個の遅延素子３０を直列に接続し、ＬＳＩ回路内の
半導体基板上に集積回路製造方法で他の素子と共に製造
されていた。
【０００３】また、他の遅延回路の例としては、図５に
示すように、複数のフリップフロップ４０を直列に接続
したシフトレジスタを使用し、クロック信号１００によ
り入力信号５ｂを初段のフリップフロップ４０ａに取り
込んでいた。この遅延回路は、入力信号５ｂがクロック
信号１００と非同期に入力される場合、第６図に示すよ
うに、初段のフリップフロップ４０ａに入力信号５ｂが
とり込まれるまでの時間は、クロック信号１００の１周
期分Ｔ０時間だけばらつく。従って、図５で得られる出
力信号８ｂの遅延量Ｔｂは、フリップフロップ４０の段
数をｎとしたとき、最大値ｎ・Ｔ０，最小値（ｎ−１）
・Ｔ０の範囲でばらつく。
示すように、複数のフリップフロップ４０を直列に接続
したシフトレジスタを使用し、クロック信号１００によ
り入力信号５ｂを初段のフリップフロップ４０ａに取り
込んでいた。この遅延回路は、入力信号５ｂがクロック
信号１００と非同期に入力される場合、第６図に示すよ
うに、初段のフリップフロップ４０ａに入力信号５ｂが
とり込まれるまでの時間は、クロック信号１００の１周
期分Ｔ０時間だけばらつく。従って、図５で得られる出
力信号８ｂの遅延量Ｔｂは、フリップフロップ４０の段
数をｎとしたとき、最大値ｎ・Ｔ０，最小値（ｎ−１）
・Ｔ０の範囲でばらつく。
【０００４】
【発明が解決しようとする課題】上述した従来の遅延回
路は、第１の従来例は製造時の不純物の投入量の誤差、
あるいは半導体基板への回路網の焼きつけ時のマスクの
ずれ等により、遅延素子３０の精度がばらつくという問
題点がある。
路は、第１の従来例は製造時の不純物の投入量の誤差、
あるいは半導体基板への回路網の焼きつけ時のマスクの
ずれ等により、遅延素子３０の精度がばらつくという問
題点がある。
【０００５】また、第２の従来例はクロック信号１００
を基準としているので、入力信号５ｂがクロック信号１
００と非同期の場合は、出力信号８ｂがばらつくという
問題点がある。
を基準としているので、入力信号５ｂがクロック信号１
００と非同期の場合は、出力信号８ｂがばらつくという
問題点がある。
【０００６】
【課題を解決するための手段】本発明の遅延回路は、複
数個の遅延素子を直列に接続した遅延素子群と、基準信
号を発生する基準信号発生部と、前記基準信号と入力信
号とを選択し、前記遅延素子群に入力する選択回路と、
最終段の前記遅延素子を含め、任意の数の前記遅延素子
の出力をそれぞれ対応して入力し、前記基準信号の後部
エッジ信号の入力で前記遅延素子の出力を保持し出力す
る記憶回路と、前記記憶回路の状態により前記遅延素子
群の出力を選択的に出力する出力回路とを有している。
数個の遅延素子を直列に接続した遅延素子群と、基準信
号を発生する基準信号発生部と、前記基準信号と入力信
号とを選択し、前記遅延素子群に入力する選択回路と、
最終段の前記遅延素子を含め、任意の数の前記遅延素子
の出力をそれぞれ対応して入力し、前記基準信号の後部
エッジ信号の入力で前記遅延素子の出力を保持し出力す
る記憶回路と、前記記憶回路の状態により前記遅延素子
群の出力を選択的に出力する出力回路とを有している。
【０００７】
【実施例】本発明について図面を参照して説明する。図
１は、本発明の一実施例の回路図である。遅延素子３ａ
〜３ｎは、任意の数ｎ個が直列に接続され、遅延素子群
を構成している。遅延素子３ａの入力は、選択回路であ
るスイッチ２に接続されており、スイッチ２により入力
信号５ａと基準信号１０との入力を切替えることができ
る。基準信号発生部１は、必要とする遅延量Ｔａに等し
いパルス幅を有する正パルスを出力する。
１は、本発明の一実施例の回路図である。遅延素子３ａ
〜３ｎは、任意の数ｎ個が直列に接続され、遅延素子群
を構成している。遅延素子３ａの入力は、選択回路であ
るスイッチ２に接続されており、スイッチ２により入力
信号５ａと基準信号１０との入力を切替えることができ
る。基準信号発生部１は、必要とする遅延量Ｔａに等し
いパルス幅を有する正パルスを出力する。
【０００８】図２は、図１の遅延時間設定モードの動作
を示すタイムチャート図である。遅延量Ｔａをセットす
るには、スイッチ２を基準信号１０側に接続し遅延時間
設定モードにする。基準信号発生部１からは、遅延素子
群の遅延量より充分に長い時間ローレベルパルスが出力
され、すべての遅延素子３ａ〜３ｎの出力をローレベル
とする。次に、基準信号発生部１から必要な遅延量に等
しい遅延量Ｔａを有するハイレベルパルスが出力される
。遅延素子群を構成する遅延素子３の出力は、遅延素子
３ａから順番にハイレベルに変化していく。各遅延素子
３の出力は、記憶回路であるフリップフロップ４の入力
端子Ｄに接続されている。フリップフロップ４ａ〜４（
ｎ−１）は、クロック端子Ｃに与えられた基準信号の後
部エッジ信号、例えば立下りエッジ信号が入力されたと
きに、入力端子Ｄから入力した信号の内容を保持し出力
端子Ｑに反転出力する。
を示すタイムチャート図である。遅延量Ｔａをセットす
るには、スイッチ２を基準信号１０側に接続し遅延時間
設定モードにする。基準信号発生部１からは、遅延素子
群の遅延量より充分に長い時間ローレベルパルスが出力
され、すべての遅延素子３ａ〜３ｎの出力をローレベル
とする。次に、基準信号発生部１から必要な遅延量に等
しい遅延量Ｔａを有するハイレベルパルスが出力される
。遅延素子群を構成する遅延素子３の出力は、遅延素子
３ａから順番にハイレベルに変化していく。各遅延素子
３の出力は、記憶回路であるフリップフロップ４の入力
端子Ｄに接続されている。フリップフロップ４ａ〜４（
ｎ−１）は、クロック端子Ｃに与えられた基準信号の後
部エッジ信号、例えば立下りエッジ信号が入力されたと
きに、入力端子Ｄから入力した信号の内容を保持し出力
端子Ｑに反転出力する。
【０００９】遅延量Ｔａ時間後、基準信号１０はローレ
ベルに戻り、フリップフロップ４ａ〜４（ｎ−１）は入
力端子Ｄから入力した信号の内容を保持する。図２に示
すように、遅延量Ｔａ時間における基準信号１０の立ち
下りエッジ信号において、遅延素子３ａ〜３ｃがハイレ
ベルであるので、フリップフロップ４ａ〜４ｃの出力端
子Ｑはローレベルとなり、フリップフロップ４ｄ以降の
フリップフロップ４ｄ〜４（ｎ−１）の出力端子Ｑの出
力はハイレベルのままである。
ベルに戻り、フリップフロップ４ａ〜４（ｎ−１）は入
力端子Ｄから入力した信号の内容を保持する。図２に示
すように、遅延量Ｔａ時間における基準信号１０の立ち
下りエッジ信号において、遅延素子３ａ〜３ｃがハイレ
ベルであるので、フリップフロップ４ａ〜４ｃの出力端
子Ｑはローレベルとなり、フリップフロップ４ｄ以降の
フリップフロップ４ｄ〜４（ｎ−１）の出力端子Ｑの出
力はハイレベルのままである。
【００１０】図３は、図１の実行モードの動作を示すタ
イムチャート図である。遅延時間設定モードで遅延量Ｔ
ａをセットした後において、スイッチ２を入力信号５ａ
側に接続し実行モードにする。ただし、基準信号発生部
１の出力は、ローレベルの状態にしておくことが必要で
ある。この状態で、入力信号５ａの立上りエッジが入力
されると、遅延素子３ａの出力から順番にハイレベルに
変化する。しかし、フリップフロップ４ａ〜４ｃの出力
端子Ｑがローレベルであるため、アンドゲート６ａ〜６
ｃの出力はローレベルとなる。フリップフロップ４ｄの
出力端子Ｑの出力がハイレベルであるので、アンドゲー
ト６ｄの出力がハイレベルとなり、オアゲート７を介し
て出力信号８ａがハイレベルで出力される。遅延素子３
ａ〜３ｃまでの遅延は、必要とする遅延量Ｔａに相当す
る時間であるから入力信号５ａの立上りエッジから出力
信号８ａの立上りエッジまでは遅延量Ｔａ時間だけ遅延
する。
イムチャート図である。遅延時間設定モードで遅延量Ｔ
ａをセットした後において、スイッチ２を入力信号５ａ
側に接続し実行モードにする。ただし、基準信号発生部
１の出力は、ローレベルの状態にしておくことが必要で
ある。この状態で、入力信号５ａの立上りエッジが入力
されると、遅延素子３ａの出力から順番にハイレベルに
変化する。しかし、フリップフロップ４ａ〜４ｃの出力
端子Ｑがローレベルであるため、アンドゲート６ａ〜６
ｃの出力はローレベルとなる。フリップフロップ４ｄの
出力端子Ｑの出力がハイレベルであるので、アンドゲー
ト６ｄの出力がハイレベルとなり、オアゲート７を介し
て出力信号８ａがハイレベルで出力される。遅延素子３
ａ〜３ｃまでの遅延は、必要とする遅延量Ｔａに相当す
る時間であるから入力信号５ａの立上りエッジから出力
信号８ａの立上りエッジまでは遅延量Ｔａ時間だけ遅延
する。
【００１１】なお、同実施例ではすべての遅延素子３と
フリップフロップ４とを対応させているが、フリップフ
ロップ４はフリップフロップ４（ｎ−１）を含め、後段
にばらつきを吸収可能な最小限の数が存在し遅延素子３
と対応しておれば良い。
フリップフロップ４とを対応させているが、フリップフ
ロップ４はフリップフロップ４（ｎ−１）を含め、後段
にばらつきを吸収可能な最小限の数が存在し遅延素子３
と対応しておれば良い。
【００１２】
【発明の効果】以上説明したように本発明は、あらかじ
めフリップフロップに遅延量をセットし、論理回路で選
択することにより、任意のクロック等と非同期のタイミ
ングで入力される信号に対して遅延素子の遅延量のばら
つきの影響を受けずに常に安定した遅延量を得ることが
できる効果がある。
めフリップフロップに遅延量をセットし、論理回路で選
択することにより、任意のクロック等と非同期のタイミ
ングで入力される信号に対して遅延素子の遅延量のばら
つきの影響を受けずに常に安定した遅延量を得ることが
できる効果がある。
【図１】本発明の一実施例の回路図である。
【図２】図１の遅延時間設定モードの動作を示すタイム
チャート図である。
チャート図である。
【図３】図１の実行モードの動作を示すタイムチャート
図である。
図である。
【図４】第１の従来例の回路図である。
【図５】第２の従来例の回路図である。
【図６】第２の従来例における動作を示すタイムチャー
ト図である。
ト図である。
１ 基準信号発生部
２ スイッチ
３ａ〜３ｎ 遅延素子
４ａ〜４（ｎ−１） フリップフロップ５ａ
入力信号 ６ａ〜６ｎ アンドゲート ７ オアゲート ８ａ 出力信号 １０ 基準信号 Ｃ クロック端子 Ｄ 入力端子 Ｑ 出力端子
入力信号 ６ａ〜６ｎ アンドゲート ７ オアゲート ８ａ 出力信号 １０ 基準信号 Ｃ クロック端子 Ｄ 入力端子 Ｑ 出力端子
Claims (3)
- 【請求項１】 複数個の遅延素子を直列に接続した遅
延素子群と、基準信号を発生する基準信号発生部と、前
記基準信号と入力信号とを選択し、前記遅延素子群に入
力する選択回路と、最終段の前記遅延素子を含め、任意
の数の前記遅延素子の出力をそれぞれ対応して入力し、
前記基準信号の後部エッジ信号の入力で前記遅延素子の
出力を保持し出力する記憶回路と、前記記憶回路の状態
により前記遅延素子群の出力を選択的に出力する出力回
路とを有することを特徴とする遅延回路。 - 【請求項２】 前記記憶回路は、前記遅延素子の出力
を入力端子に入力し、前記基準信号をクロック端子に入
力し、前記入力端子の入力を出力端子に反転出力するフ
リップフロップであることを特徴とする請求項１記載の
遅延回路。 - 【請求項３】 前記出力回路は、前記各記憶回路に入
力する前記各遅延素子の出力と前記各記憶回路の出力と
を入力するアンドゲートと、前記各アンドゲートの出力
を入力するオアゲートとから構成されていることを特徴
とする請求項１または２記載の遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000812A JPH04235409A (ja) | 1991-01-09 | 1991-01-09 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000812A JPH04235409A (ja) | 1991-01-09 | 1991-01-09 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04235409A true JPH04235409A (ja) | 1992-08-24 |
Family
ID=11484093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3000812A Pending JPH04235409A (ja) | 1991-01-09 | 1991-01-09 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04235409A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61296815A (ja) * | 1985-06-21 | 1986-12-27 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | 第１信号を第２信号と同期させる装置 |
-
1991
- 1991-01-09 JP JP3000812A patent/JPH04235409A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61296815A (ja) * | 1985-06-21 | 1986-12-27 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | 第１信号を第２信号と同期させる装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980113 |