JPH06152350A - セレクト回路 - Google Patents
セレクト回路Info
- Publication number
- JPH06152350A JPH06152350A JP31426892A JP31426892A JPH06152350A JP H06152350 A JPH06152350 A JP H06152350A JP 31426892 A JP31426892 A JP 31426892A JP 31426892 A JP31426892 A JP 31426892A JP H06152350 A JPH06152350 A JP H06152350A
- Authority
- JP
- Japan
- Prior art keywords
- input
- signal
- output
- level
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 入力信号がいかなる論理レベルであっても選
択信号の変化時に、スパイク状の出力信号が発生しない
ようにしたセレクト回路を提供する。 【構成】 第１の入力信号ＩＮ１を一方の入力端子に入
力したＡＮＤ素子８と、第２の入力信号ＩＮ２を一方の
入力端子に入力したＡＮＤ素子９と、ＡＮＤ素子８，９
の出力を入力し出力信号ＯＵＴを出力するＯＲ素子10と
を備え、ＡＮＤ素子９の他方の入力端子には、一方の入
力端子に選択信号Ｓを入力したＮＡＮＤ素子７の出力を
入力し、ＡＮＤ素子８の他方の入力端子には、一方の入
力端子に選択信号Ｓを入力とするＮＯＴ素子５の出力を
入力したＮＡＮＤ素子６の出力を入力し、ＮＡＮＤ素子
７の他方の入力端子にはＮＡＮＤ素子６の出力を入力
し、ＮＡＮＤ素子６の他方の入力端子にはＮＡＮＤ素子
７の出力を入力してセレクト回路を構成する。
択信号の変化時に、スパイク状の出力信号が発生しない
ようにしたセレクト回路を提供する。 【構成】 第１の入力信号ＩＮ１を一方の入力端子に入
力したＡＮＤ素子８と、第２の入力信号ＩＮ２を一方の
入力端子に入力したＡＮＤ素子９と、ＡＮＤ素子８，９
の出力を入力し出力信号ＯＵＴを出力するＯＲ素子10と
を備え、ＡＮＤ素子９の他方の入力端子には、一方の入
力端子に選択信号Ｓを入力したＮＡＮＤ素子７の出力を
入力し、ＡＮＤ素子８の他方の入力端子には、一方の入
力端子に選択信号Ｓを入力とするＮＯＴ素子５の出力を
入力したＮＡＮＤ素子６の出力を入力し、ＮＡＮＤ素子
７の他方の入力端子にはＮＡＮＤ素子６の出力を入力
し、ＮＡＮＤ素子６の他方の入力端子にはＮＡＮＤ素子
７の出力を入力してセレクト回路を構成する。
Description
【０００１】
【産業上の利用分野】この発明は、１つの選択信号によ
り２つの入力信号のいずれか一方を選択して出力する２
TO １セレクト回路に関する。
り２つの入力信号のいずれか一方を選択して出力する２
TO １セレクト回路に関する。
【０００２】
【従来の技術】従来、２ TO １セレクト回路としては、
２つのＡＮＤ素子と１つのＯＲ素子とで構成したもの
が、一般的に知られている。図４に、かかるセレクト回
路の回路構成を示す。この構成例は、選択信号Ｓと同一
論理信号ａを入力とする第１のＡＮＤ素子101 と、選択
信号ＳをＮＯＴ素子103 に通して得られる反転論理信号
ｂを入力とする第２のＡＮＤ素子102 と、２つのＡＮＤ
素子101 ，102 の出力を入力とするＯＲ素子104 とで構
成されている。
２つのＡＮＤ素子と１つのＯＲ素子とで構成したもの
が、一般的に知られている。図４に、かかるセレクト回
路の回路構成を示す。この構成例は、選択信号Ｓと同一
論理信号ａを入力とする第１のＡＮＤ素子101 と、選択
信号ＳをＮＯＴ素子103 に通して得られる反転論理信号
ｂを入力とする第２のＡＮＤ素子102 と、２つのＡＮＤ
素子101 ，102 の出力を入力とするＯＲ素子104 とで構
成されている。
【０００３】このように構成したセレクト回路では、選
択信号ＳがＨレベルのときは、第１のＡＮＤ素子へ入力
される一方の入力信号ＩＮ１が出力端子105 へ出力信号
ＯＵＴとして現れ、選択信号ＳがＬレベルのときは、第
２のＡＮＤ素子へ入力される他方の入力信号ＩＮ２が出
力端子105 へ出力信号ＯＵＴとして現れ、２ TO １セレ
クト機能を実現している。
択信号ＳがＨレベルのときは、第１のＡＮＤ素子へ入力
される一方の入力信号ＩＮ１が出力端子105 へ出力信号
ＯＵＴとして現れ、選択信号ＳがＬレベルのときは、第
２のＡＮＤ素子へ入力される他方の入力信号ＩＮ２が出
力端子105 へ出力信号ＯＵＴとして現れ、２ TO １セレ
クト機能を実現している。
【０００４】
【発明が解決しようとする課題】ところで、図４に示し
た従来のセレクト回路においては、論理信号ａと反転論
理信号ｂの間には、少なくとも反転論理素子（ＮＯＴ素
子）１段分の時間差がある。このため、図５のタイミン
グチャートに示すように、選択信号ＳがＬレベルからＨ
レベルへ変化した場合、論理信号ａ，ｂは共にＨレベル
となり、出力端子105 へは入力信号ＩＮ１又はＩＮ２が
出力される。ここで、入力信号ＩＮ１，ＩＮ２がいずれ
もＬレベルのときは、図５からわかるように、出力信号
ＯＵＴはＬレベルのままで問題とならない。入力信号Ｉ
Ｎ１，ＩＮ２がいずれもＨレベルのときも、出力信号Ｏ
ＵＴはＨレベルで問題とならない。またＩＮ１＝Ｈ，Ｉ
Ｎ２＝Ｌのときは、時刻Ｔ1 でＬレベルからＨレベルへ
変化し、ＩＮ１＝Ｌ，ＩＮ２＝Ｈのときは、時刻Ｔ2 で
ＨレベルからＬレベルへ変化するので、何ら問題となら
ない。
た従来のセレクト回路においては、論理信号ａと反転論
理信号ｂの間には、少なくとも反転論理素子（ＮＯＴ素
子）１段分の時間差がある。このため、図５のタイミン
グチャートに示すように、選択信号ＳがＬレベルからＨ
レベルへ変化した場合、論理信号ａ，ｂは共にＨレベル
となり、出力端子105 へは入力信号ＩＮ１又はＩＮ２が
出力される。ここで、入力信号ＩＮ１，ＩＮ２がいずれ
もＬレベルのときは、図５からわかるように、出力信号
ＯＵＴはＬレベルのままで問題とならない。入力信号Ｉ
Ｎ１，ＩＮ２がいずれもＨレベルのときも、出力信号Ｏ
ＵＴはＨレベルで問題とならない。またＩＮ１＝Ｈ，Ｉ
Ｎ２＝Ｌのときは、時刻Ｔ1 でＬレベルからＨレベルへ
変化し、ＩＮ１＝Ｌ，ＩＮ２＝Ｈのときは、時刻Ｔ2 で
ＨレベルからＬレベルへ変化するので、何ら問題となら
ない。
【０００５】ところが、選択信号ＳがＨレベルからＬレ
ベルへ変化する場合、反転論理素子１段分の時間、論理
信号ａ，ｂが共にＬレベルとなり、出力信号ＯＵＴは必
ずＬレベルとなる。これにより、入力信号ＩＮ１，ＩＮ
２がいずれもＨレベルのとき、出力信号ＯＵＴがＬレベ
ルとなり、スパイク状の信号が現れる。したがって、従
来のセレクト回路の出力を、フリップフロップ等のクロ
ック端子へ接続する場合、誤動作の原因となる。
ベルへ変化する場合、反転論理素子１段分の時間、論理
信号ａ，ｂが共にＬレベルとなり、出力信号ＯＵＴは必
ずＬレベルとなる。これにより、入力信号ＩＮ１，ＩＮ
２がいずれもＨレベルのとき、出力信号ＯＵＴがＬレベ
ルとなり、スパイク状の信号が現れる。したがって、従
来のセレクト回路の出力を、フリップフロップ等のクロ
ック端子へ接続する場合、誤動作の原因となる。
【０００６】本発明は、従来のセレクト回路における上
記問題点を解消するためなされたもので、入力信号がい
かなる論理レベルであっても選択信号の変化時に、出力
端子にスパイク状の信号が発生することのないセレクト
回路を提供することを目的とする。
記問題点を解消するためなされたもので、入力信号がい
かなる論理レベルであっても選択信号の変化時に、出力
端子にスパイク状の信号が発生することのないセレクト
回路を提供することを目的とする。
【０００７】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、２つのＡＮＤ素子と１つのＯＲ
素子とで構成し、且つ１つの選択信号の状態で前記２つ
のＡＮＤ素子の一方の入力端子にそれぞれ入力される２
つの入力信号のいずれか一方を選択出力するようにした
セレクト回路において、前記一方のＡＮＤ素子の他方の
入力端子には、一方の入力端子に選択信号を入力した第
１の２入力ＮＡＮＤ素子の出力を入力し、前記他方のＡ
ＮＤ素子の他方の入力端子には、一方の入力端子に選択
信号を入力とするＮＯＴ素子の出力を入力した第２の２
入力ＮＡＮＤ素子の出力を入力し、前記第１の２入力Ｎ
ＡＮＤ素子の他方の入力端子には前記第２の２入力ＮＡ
ＮＤ素子の出力を入力し、前記第２の２入力ＮＡＮＤ素
子の他方の入力端子には前記第１の２入力ＮＡＮＤ素子
の出力を入力するように構成するものである。
決するため、本発明は、２つのＡＮＤ素子と１つのＯＲ
素子とで構成し、且つ１つの選択信号の状態で前記２つ
のＡＮＤ素子の一方の入力端子にそれぞれ入力される２
つの入力信号のいずれか一方を選択出力するようにした
セレクト回路において、前記一方のＡＮＤ素子の他方の
入力端子には、一方の入力端子に選択信号を入力した第
１の２入力ＮＡＮＤ素子の出力を入力し、前記他方のＡ
ＮＤ素子の他方の入力端子には、一方の入力端子に選択
信号を入力とするＮＯＴ素子の出力を入力した第２の２
入力ＮＡＮＤ素子の出力を入力し、前記第１の２入力Ｎ
ＡＮＤ素子の他方の入力端子には前記第２の２入力ＮＡ
ＮＤ素子の出力を入力し、前記第２の２入力ＮＡＮＤ素
子の他方の入力端子には前記第１の２入力ＮＡＮＤ素子
の出力を入力するように構成するものである。
【０００８】このように構成したセレクト回路において
は、２つの入力信号をそれぞれ入力した２つのＡＮＤ素
子を制御する、第１及び第２の２入力ＮＡＮＤ素子の出
力信号は、同時にＬレベルにならないように、図１の
ａ，ｂで示すようなタイミングで発生し、２つのＡＮＤ
素子は常に２つの入力信号の少なくともいずれか一方を
選択するように制御される。したがって、従来のセレク
ト回路で発生するようなスパイク状の信号の発生は禁止
される。
は、２つの入力信号をそれぞれ入力した２つのＡＮＤ素
子を制御する、第１及び第２の２入力ＮＡＮＤ素子の出
力信号は、同時にＬレベルにならないように、図１の
ａ，ｂで示すようなタイミングで発生し、２つのＡＮＤ
素子は常に２つの入力信号の少なくともいずれか一方を
選択するように制御される。したがって、従来のセレク
ト回路で発生するようなスパイク状の信号の発生は禁止
される。
【０００９】
【実施例】次に実施例について説明する。図２は、本発
明に係るセレクト回路の実施例を示すブロック構成図で
ある。図において、１は第１の入力信号ＩＮ１を入力す
る第１の入力端子、２は第２の入力信号ＩＮ２を入力す
る第２の入力端子、３は選択信号Ｓの入力端子、４はセ
レクト回路の出力端子、５はＮＯＴ素子、６及び７は２
入力ＮＡＮＤ素子、８及び９は２入力ＡＮＤ素子、10は
２入力ＯＲ素子である。そして第１の入力端子１は２入
力ＡＮＤ素子８の一方の入力端子へ、第２の入力端子２
は２入力ＡＮＤ素子９の一方の入力端子へそれぞれ接続
され、２入力ＯＲ素子10の一方の入力端子へは２入力Ａ
ＮＤ素子８の出力が入力され、他方の入力端子へは２入
力ＡＮＤ素子９の出力が入力され、また２入力ＯＲ素子
10の出力端子は出力端子４へ接続されている。
明に係るセレクト回路の実施例を示すブロック構成図で
ある。図において、１は第１の入力信号ＩＮ１を入力す
る第１の入力端子、２は第２の入力信号ＩＮ２を入力す
る第２の入力端子、３は選択信号Ｓの入力端子、４はセ
レクト回路の出力端子、５はＮＯＴ素子、６及び７は２
入力ＮＡＮＤ素子、８及び９は２入力ＡＮＤ素子、10は
２入力ＯＲ素子である。そして第１の入力端子１は２入
力ＡＮＤ素子８の一方の入力端子へ、第２の入力端子２
は２入力ＡＮＤ素子９の一方の入力端子へそれぞれ接続
され、２入力ＯＲ素子10の一方の入力端子へは２入力Ａ
ＮＤ素子８の出力が入力され、他方の入力端子へは２入
力ＡＮＤ素子９の出力が入力され、また２入力ＯＲ素子
10の出力端子は出力端子４へ接続されている。
【００１０】選択信号Ｓの入力端子３は、ＮＯＴ素子５
の入力端子及び２入力ＮＡＮＤ素子７の一方の入力端子
へ接続され、ＮＯＴ素子５の出力端子は２入力ＮＡＮＤ
素子６の一方の入力端子へ接続されており、２入力ＮＡ
ＮＤ素子６の出力端子は、２入力ＡＮＤ素子８の他方の
入力端子、及び２入力ＮＡＮＤ素子７の他方の入力端子
へ接続され、また２入力ＮＡＮＤ素子７の出力端子は、
２入力ＡＮＤ素子９の他方の入力端子、及び２入力ＮＡ
ＮＤ素子６の他方の入力端子へ接続されている。
の入力端子及び２入力ＮＡＮＤ素子７の一方の入力端子
へ接続され、ＮＯＴ素子５の出力端子は２入力ＮＡＮＤ
素子６の一方の入力端子へ接続されており、２入力ＮＡ
ＮＤ素子６の出力端子は、２入力ＡＮＤ素子８の他方の
入力端子、及び２入力ＮＡＮＤ素子７の他方の入力端子
へ接続され、また２入力ＮＡＮＤ素子７の出力端子は、
２入力ＡＮＤ素子９の他方の入力端子、及び２入力ＮＡ
ＮＤ素子６の他方の入力端子へ接続されている。
【００１１】次に、このように構成したセレクト回路の
動作を、図３のタイミングチャートを参照しながら説明
する。本実施例は、選択信号ＳがＨレベルのとき、第１
の入力信号ＩＮ１を選択し、Ｌレベルのとき、第２の入
力信号ＩＮ２を選択するように動作するものと仮に設定
し、また説明のため、初期状態として、選択信号ＳがＬ
レベルと仮定する。このとき、２入力ＮＡＮＤ素子７の
出力ノードｂはＨレベルとなる。一方、ＮＯＴ素子５の
出力には、選択信号Ｓの反転信号が現れ、Ｈレベルとな
る。したがって、２入力ＮＡＮＤ素子６の出力ノードａ
は、２入力ＮＡＮＤ素子７の出力がＨレベルのためＬレ
ベルとなり、これにより第２の入力信号ＩＮ２が選択さ
れて２入力ＡＮＤ素子９を通り、出力端子４へ出力信号
ＯＵＴとして出力される。
動作を、図３のタイミングチャートを参照しながら説明
する。本実施例は、選択信号ＳがＨレベルのとき、第１
の入力信号ＩＮ１を選択し、Ｌレベルのとき、第２の入
力信号ＩＮ２を選択するように動作するものと仮に設定
し、また説明のため、初期状態として、選択信号ＳがＬ
レベルと仮定する。このとき、２入力ＮＡＮＤ素子７の
出力ノードｂはＨレベルとなる。一方、ＮＯＴ素子５の
出力には、選択信号Ｓの反転信号が現れ、Ｈレベルとな
る。したがって、２入力ＮＡＮＤ素子６の出力ノードａ
は、２入力ＮＡＮＤ素子７の出力がＨレベルのためＬレ
ベルとなり、これにより第２の入力信号ＩＮ２が選択さ
れて２入力ＡＮＤ素子９を通り、出力端子４へ出力信号
ＯＵＴとして出力される。
【００１２】この状態から、選択信号ＳがＨレベルへ変
化した場合について説明する。まず選択信号ＳがＨレベ
ルになると、２入力ＮＡＮＤ素子７の一方の入力端子が
Ｈレベルになるが、２入力ＮＡＮＤ素子６，７はＲ−Ｓ
ラッチを構成しており、その状態を保持するので何ら変
化は起こらないが、選択信号Ｓの変化を受けてＮＯＴ素
子５の出力がＬレベルになると、この出力信号により２
入力ＮＡＮＤ素子６の出力ノードａが先にＨレベルとな
り、このノードａの信号を受けて２入力ＮＡＮＤ素子７
の出力ノードｂがＨレベルからＬレベルへ変化する。
化した場合について説明する。まず選択信号ＳがＨレベ
ルになると、２入力ＮＡＮＤ素子７の一方の入力端子が
Ｈレベルになるが、２入力ＮＡＮＤ素子６，７はＲ−Ｓ
ラッチを構成しており、その状態を保持するので何ら変
化は起こらないが、選択信号Ｓの変化を受けてＮＯＴ素
子５の出力がＬレベルになると、この出力信号により２
入力ＮＡＮＤ素子６の出力ノードａが先にＨレベルとな
り、このノードａの信号を受けて２入力ＮＡＮＤ素子７
の出力ノードｂがＨレベルからＬレベルへ変化する。
【００１３】この信号変化の状態は、図３のタイミング
チャートに示す通りで、ノードａ，ｂの状態は、時刻Ｔ
a までは、ａ＝Ｌ，ｂ＝Ｈ、時刻Ｔa からＴb までは、
ａ＝Ｈ，ｂ＝Ｈ、時刻Ｔb 以降は、ａ＝Ｈ，ｂ＝Ｌとな
り、出力端子４には、時刻Ｔa までは第２の入力信号Ｉ
Ｎ２のデータｉｎ２が、時刻Ｔa からＴb までは第１の
入力信号ＩＮ１又は第２の入力信号ＩＮ２のデータｉｎ
１又はｉｎ２が、時刻Ｔb 以降は第１の入力信号ＩＮ１
のデータｉｎ１が現れることになる。
チャートに示す通りで、ノードａ，ｂの状態は、時刻Ｔ
a までは、ａ＝Ｌ，ｂ＝Ｈ、時刻Ｔa からＴb までは、
ａ＝Ｈ，ｂ＝Ｈ、時刻Ｔb 以降は、ａ＝Ｈ，ｂ＝Ｌとな
り、出力端子４には、時刻Ｔa までは第２の入力信号Ｉ
Ｎ２のデータｉｎ２が、時刻Ｔa からＴb までは第１の
入力信号ＩＮ１又は第２の入力信号ＩＮ２のデータｉｎ
１又はｉｎ２が、時刻Ｔb 以降は第１の入力信号ＩＮ１
のデータｉｎ１が現れることになる。
【００１４】ここで時刻Ｔa からＴb までの出力端子４
の状態について更に説明を加える。この時刻において
は、ノードａ，ｂともにＨレベルのため、出力端子４へ
は、第１の入力信号ＩＮ１又は第２の入力信号ＩＮ２の
データｉｎ１又はｉｎ２が現れる。ここで、第１の入力
信号ＩＮ１及び第２の入力信号ＩＮ２のいずれもＬレベ
ルとすると、出力信号ＯＵＴは常にＬレベルであり、変
化はない。また第１及び第２の入力信号ＩＮ１，ＩＮ２
のいずれもＨレベルとすると、出力信号ＯＵＴは常にＨ
レベルであり、変化はない。次に、ＩＮ１＝Ｈ，ＩＮ２
＝Ｌの場合は、時刻Ｔa で出力信号ＯＵＴはＬレベルか
らＨレベルへ変化し、ＩＮ１＝Ｌ，ＩＮ２＝Ｈの場合
は、時刻Ｔb で出力信号ＯＵＴはＨレベルからＬレベル
へ変化することになるので、出力信号ＯＵＴは何らスパ
イク状の信号は発生しない。
の状態について更に説明を加える。この時刻において
は、ノードａ，ｂともにＨレベルのため、出力端子４へ
は、第１の入力信号ＩＮ１又は第２の入力信号ＩＮ２の
データｉｎ１又はｉｎ２が現れる。ここで、第１の入力
信号ＩＮ１及び第２の入力信号ＩＮ２のいずれもＬレベ
ルとすると、出力信号ＯＵＴは常にＬレベルであり、変
化はない。また第１及び第２の入力信号ＩＮ１，ＩＮ２
のいずれもＨレベルとすると、出力信号ＯＵＴは常にＨ
レベルであり、変化はない。次に、ＩＮ１＝Ｈ，ＩＮ２
＝Ｌの場合は、時刻Ｔa で出力信号ＯＵＴはＬレベルか
らＨレベルへ変化し、ＩＮ１＝Ｌ，ＩＮ２＝Ｈの場合
は、時刻Ｔb で出力信号ＯＵＴはＨレベルからＬレベル
へ変化することになるので、出力信号ＯＵＴは何らスパ
イク状の信号は発生しない。
【００１５】次に、選択信号ＳがＨレベルからＬレベル
へ変化した場合について説明する。選択信号ＳがＬレベ
ルになると、２入力ＮＡＮＤ素子７の出力ノードｂが、
ゲート遅延分遅れてＨレベルとなると同時に、ＮＯＴ素
子５により選択信号Ｓが反転されて２入力ＮＡＮＤ素子
６の一方の入力端子（ノードｃ）はＨレベルとなる。し
たがって、この信号と先に変化したノードｂの信号によ
り、２入力ＮＡＮＤ素子７の出力ノードａはＬレベルと
なる。したがって、ノードａ，ｂの状態は、時刻Ｔc ま
では、ａ＝Ｈ，ｂ＝Ｌ、時刻Ｔc からＴd までは、ａ＝
Ｈ，ｂ＝Ｈ、時刻Ｔd 以降は、ａ＝Ｌ，ｂ＝Ｈとなり、
時刻Ｔc までは、出力端子４には、第１の入力信号ＩＮ
１のデータｉｎ１が、時刻Ｔc からＴd までは第１又は
第２の入力信号ＩＮ１又はＩＮ２のデータｉｎ１又はｉ
ｎ２が、時刻Ｔd 以降は第２の入力信号ＩＮ２のデータ
ｉｎ２が現れることになり、時刻Ｔc からＴd までの動
作は、時刻Ｔa からＴb までと同様に、スパイク状の信
号を発生することはない。
へ変化した場合について説明する。選択信号ＳがＬレベ
ルになると、２入力ＮＡＮＤ素子７の出力ノードｂが、
ゲート遅延分遅れてＨレベルとなると同時に、ＮＯＴ素
子５により選択信号Ｓが反転されて２入力ＮＡＮＤ素子
６の一方の入力端子（ノードｃ）はＨレベルとなる。し
たがって、この信号と先に変化したノードｂの信号によ
り、２入力ＮＡＮＤ素子７の出力ノードａはＬレベルと
なる。したがって、ノードａ，ｂの状態は、時刻Ｔc ま
では、ａ＝Ｈ，ｂ＝Ｌ、時刻Ｔc からＴd までは、ａ＝
Ｈ，ｂ＝Ｈ、時刻Ｔd 以降は、ａ＝Ｌ，ｂ＝Ｈとなり、
時刻Ｔc までは、出力端子４には、第１の入力信号ＩＮ
１のデータｉｎ１が、時刻Ｔc からＴd までは第１又は
第２の入力信号ＩＮ１又はＩＮ２のデータｉｎ１又はｉ
ｎ２が、時刻Ｔd 以降は第２の入力信号ＩＮ２のデータ
ｉｎ２が現れることになり、時刻Ｔc からＴd までの動
作は、時刻Ｔa からＴb までと同様に、スパイク状の信
号を発生することはない。
【００１６】上記実施例では、選択信号ＳがＨレベルの
とき、第１の入力信号ＩＮ１を、Ｌレベルのとき、第２
の入力信号ＩＮ２を選択するように構成したものを示し
たが、選択信号ＳがＨレベルのとき第２の入力信号を選
択し、Ｌレベルのとき第１の入力信号を選択する場合
は、図２に示した実施例におけるノードａを２入力ＡＮ
Ｄ素子９の入力端子へ接続し、ノードｂを２入力ＡＮＤ
素子８の入力端子へ接続するように構成すれば実現でき
ることは言うまでもない。
とき、第１の入力信号ＩＮ１を、Ｌレベルのとき、第２
の入力信号ＩＮ２を選択するように構成したものを示し
たが、選択信号ＳがＨレベルのとき第２の入力信号を選
択し、Ｌレベルのとき第１の入力信号を選択する場合
は、図２に示した実施例におけるノードａを２入力ＡＮ
Ｄ素子９の入力端子へ接続し、ノードｂを２入力ＡＮＤ
素子８の入力端子へ接続するように構成すれば実現でき
ることは言うまでもない。
【００１７】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、入力信号がいかなる状態にあっても選
択信号の変化により、その出力にスパイク状の信号が発
生することのないセレクト回路を簡単な構成で実現する
ことができる。
本発明によれば、入力信号がいかなる状態にあっても選
択信号の変化により、その出力にスパイク状の信号が発
生することのないセレクト回路を簡単な構成で実現する
ことができる。
【図１】本発明に係るセレクト回路における２つのＡＮ
Ｄ素子の制御信号を示すタイミングチャートである。
Ｄ素子の制御信号を示すタイミングチャートである。
【図２】本発明に係るセレクト回路の実施例を示すブロ
ック構成図である。
ック構成図である。
【図３】図２に示した実施例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図４】従来のセレクト回路の構成例を示すブロック構
成図である。
成図である。
【図５】図４に示した従来例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
１ 第１の入力端子 ２ 第２の入力端子 ３ 選択信号入力端子 ４ 出力端子 ５ ＮＯＴ素子 ６，７ ２入力ＮＡＮＤ素子 ８，９ ２入力ＡＮＤ素子 10 ２入力ＯＲ素子
Claims (1)
- 【請求項１】 ２つのＡＮＤ素子と１つのＯＲ素子とで
構成し、且つ１つの選択信号の状態で前記２つのＡＮＤ
素子の一方の入力端子にそれぞれ入力される２つの入力
信号のいずれか一方を選択出力するようにしたセレクト
回路において、前記一方のＡＮＤ素子の他方の入力端子
には、一方の入力端子に選択信号を入力した第１の２入
力ＮＡＮＤ素子の出力を入力し、前記他方のＡＮＤ素子
の他方の入力端子には、一方の入力端子に選択信号を入
力とするＮＯＴ素子の出力を入力した第２の２入力ＮＡ
ＮＤ素子の出力を入力し、前記第１の２入力ＮＡＮＤ素
子の他方の入力端子には前記第２の２入力ＮＡＮＤ素子
の出力を入力し、前記第２の２入力ＮＡＮＤ素子の他方
の入力端子には前記第１の２入力ＮＡＮＤ素子の出力を
入力するように構成したことを特徴とするセレクト回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31426892A JPH06152350A (ja) | 1992-10-30 | 1992-10-30 | セレクト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31426892A JPH06152350A (ja) | 1992-10-30 | 1992-10-30 | セレクト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06152350A true JPH06152350A (ja) | 1994-05-31 |
Family
ID=18051315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31426892A Withdrawn JPH06152350A (ja) | 1992-10-30 | 1992-10-30 | セレクト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06152350A (ja) |
-
1992
- 1992-10-30 JP JP31426892A patent/JPH06152350A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2576366B2 (ja) | 可変遅延バッファ回路 | |
| JPS63263480A (ja) | 半導体集積論理回路 | |
| JPS63158475A (ja) | スキヤンパス方式の論理集積回路 | |
| JPH10267994A (ja) | 集積回路 | |
| US6489811B2 (en) | Logic gate with symmetrical propagation delay from any input to any output and a controlled output pulse width | |
| JPH06291604A (ja) | 可変遅延回路 | |
| JPH06152350A (ja) | セレクト回路 | |
| JPH06112782A (ja) | 半導体集積回路 | |
| JP3084856B2 (ja) | 双方向バッファ回路 | |
| US5642060A (en) | Clock generator | |
| JPH04105412A (ja) | フリップフロップ | |
| JP2514989B2 (ja) | 順序回路 | |
| JPH06324113A (ja) | 半導体集積回路 | |
| JPH0529892A (ja) | 論理回路 | |
| JP3251748B2 (ja) | 半導体集積回路 | |
| JPH04277921A (ja) | 可変遅延回路 | |
| JPH05215820A (ja) | スキャンパス回路 | |
| JP2665070B2 (ja) | バス回路 | |
| JPH07273642A (ja) | 非同期式カウンタのテスト回路 | |
| JP2690615B2 (ja) | 論理回路 | |
| JP3236235B2 (ja) | トグルフリップフロップ | |
| JPH05273314A (ja) | 半導体論理集積回路 | |
| JP2000307393A (ja) | 集積回路用入力回路 | |
| JPH0514138A (ja) | 仮保持機能付きラツチ回路 | |
| JPH11353873A (ja) | 入出力タイミング制御集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |