JPH04277921A - 可変遅延回路 - Google Patents
可変遅延回路Info
- Publication number
- JPH04277921A JPH04277921A JP3039647A JP3964791A JPH04277921A JP H04277921 A JPH04277921 A JP H04277921A JP 3039647 A JP3039647 A JP 3039647A JP 3964791 A JP3964791 A JP 3964791A JP H04277921 A JPH04277921 A JP H04277921A
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- JP
- Japan
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- signal
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- input
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Links
- 230000003111 delayed effect Effects 0.000 abstract description 4
- 230000001186 cumulative effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
- 239000002131 composite material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は可変遅延回路に関し、特
にＬＳＩ論理回路により構成される可変遅延回路に関す
る。
にＬＳＩ論理回路により構成される可変遅延回路に関す
る。
【０００２】
【従来の技術】一般に、可変遅延回路は、１本の信号の
遅延時間を周囲に合わせて変化させたい時に用いられ、
特に、ＬＳＩ論理回路内において使用されることが多い
。
遅延時間を周囲に合わせて変化させたい時に用いられ、
特に、ＬＳＩ論理回路内において使用されることが多い
。
【０００３】従来の、この種の可変遅延回路は、図４に
示されるように、入力信号１２１を遅延させる遅延回路
１〜８と、第１、第２および第３の三つの制御信号１２
２、１２３および１２４により、遅延回路１〜８の内の
何れかを選択するための信号を出力するデコーダ回路１
８と、デコーダ回路１８の出力信号を受けて、遅延回路
１〜８を選択するＡＮＤ回路９〜１６と、このＡＮＤ回
路９〜１６の出力信号の論理和を出力するＯＲ回路１７
とを備えて構成される。
示されるように、入力信号１２１を遅延させる遅延回路
１〜８と、第１、第２および第３の三つの制御信号１２
２、１２３および１２４により、遅延回路１〜８の内の
何れかを選択するための信号を出力するデコーダ回路１
８と、デコーダ回路１８の出力信号を受けて、遅延回路
１〜８を選択するＡＮＤ回路９〜１６と、このＡＮＤ回
路９〜１６の出力信号の論理和を出力するＯＲ回路１７
とを備えて構成される。
【０００４】図４において、第１、第２および第３の制
御信号１２２、１２３および１２４の入力に対応して、
デコーダ回路１８のＹ０ 、Ｙ１ 、Ｙ２ 、Ｙ３ 、
Ｙ４ 、Ｙ５ 、Ｙ６ およびＹ７ の各端子から出力
される信号により、ＡＮＤ回路９〜１６の内の一つのＡ
ＮＤ回路が選択され、この選択されたＡＮＤ回路に対応
する遅延回路までの各遅延回路の累積遅延時間分遅延さ
れた入力信号１２１が当該ＡＮＤ回路より出力され、Ｏ
Ｒ回路１７を介して出力信号１２８として外部に出力さ
れる。例えば、遅延回路１〜８の各遅延回路の遅延時間
を２ｍｓとすると、入力信号１２１に付与される遅延時
間を２ｍｓとする場合には、明らかに遅延回路１を選択
すればよく、このためには、デコーダ回路１８のＹ０
端子よりＨレベルの信号が出力され、他のＹ１ 〜Ｙ７
の各端子からは、全てＬレベルの信号が出力されれば
よい。
御信号１２２、１２３および１２４の入力に対応して、
デコーダ回路１８のＹ０ 、Ｙ１ 、Ｙ２ 、Ｙ３ 、
Ｙ４ 、Ｙ５ 、Ｙ６ およびＹ７ の各端子から出力
される信号により、ＡＮＤ回路９〜１６の内の一つのＡ
ＮＤ回路が選択され、この選択されたＡＮＤ回路に対応
する遅延回路までの各遅延回路の累積遅延時間分遅延さ
れた入力信号１２１が当該ＡＮＤ回路より出力され、Ｏ
Ｒ回路１７を介して出力信号１２８として外部に出力さ
れる。例えば、遅延回路１〜８の各遅延回路の遅延時間
を２ｍｓとすると、入力信号１２１に付与される遅延時
間を２ｍｓとする場合には、明らかに遅延回路１を選択
すればよく、このためには、デコーダ回路１８のＹ０
端子よりＨレベルの信号が出力され、他のＹ１ 〜Ｙ７
の各端子からは、全てＬレベルの信号が出力されれば
よい。
【０００５】このデコーダ回路１８の動作内容について
は、図５（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（
ｆ）、（ｇ）および（ｈ）の信号波形図に示されるよう
に、第１、第２および第３の制御信号１２２、１２３お
よび１２４としてＬレベルの信号を与えてやれば、Ｙ０
端子の出力信号１２５のみがＨレベルとなり、遅延回
路１が選択されて、出力信号１２８としては、入力信号
１２１に対して２ｍｓの遅延時間を付与された信号が出
力される。このように、遅延回路１〜８を何れか一つを
選択するためには、図４に示されるように、デコーダ回
路１８の出力信号として、Ｙ０ 〜Ｙ７ の各端子から
８種類のレベル信号が出力されることが必要であるが、
このためには、デコーダ回路１８に入力される制御信号
としては、最低３本の制御信号入力が必要とされる。上
記の第１、第２および第３の制御信号が必要とされる所
以は、この点にある。
は、図５（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（
ｆ）、（ｇ）および（ｈ）の信号波形図に示されるよう
に、第１、第２および第３の制御信号１２２、１２３お
よび１２４としてＬレベルの信号を与えてやれば、Ｙ０
端子の出力信号１２５のみがＨレベルとなり、遅延回
路１が選択されて、出力信号１２８としては、入力信号
１２１に対して２ｍｓの遅延時間を付与された信号が出
力される。このように、遅延回路１〜８を何れか一つを
選択するためには、図４に示されるように、デコーダ回
路１８の出力信号として、Ｙ０ 〜Ｙ７ の各端子から
８種類のレベル信号が出力されることが必要であるが、
このためには、デコーダ回路１８に入力される制御信号
としては、最低３本の制御信号入力が必要とされる。上
記の第１、第２および第３の制御信号が必要とされる所
以は、この点にある。
【０００６】
【発明が解決しようとする課題】上述した従来の可変遅
延回路においては、所要の可変遅延時間に対応して、選
択の対象となる遅延回路の個数によっては、それに見合
うだけの数多くの制御信号を使用する必要があるという
欠点がある。
延回路においては、所要の可変遅延時間に対応して、選
択の対象となる遅延回路の個数によっては、それに見合
うだけの数多くの制御信号を使用する必要があるという
欠点がある。
【０００７】
【課題を解決するための手段】本発明の可変遅延回路は
、所定の入力信号に対応して直列に接続され、前記入力
信号を逐次に遅延させるＮ（正整数）個の遅延回路と、
前記Ｎ個の遅延回路からそれぞれ個別に出力される遅延
信号を、それぞれ個別に一方の入力端子に入力し、他方
の入力端子には、所定の選択信号を、それぞれ個別に入
力するＮ個のＡＮＤ回路と、所定の単一の制御信号を入
力して、複数のレベル信号を出力するレベル信号選択出
力回路と、前記レベル信号選択出力回路から出力される
複数のレベル信号を受けて、前記Ｎ個のＡＮＤ回路に入
力されるＮ個の選択信号を出力するデコーダ回路と、前
記Ｎ個のＡＮＤ回路の出力信号の論理和を出力するＯＲ
回路と、を備えて構成される。
、所定の入力信号に対応して直列に接続され、前記入力
信号を逐次に遅延させるＮ（正整数）個の遅延回路と、
前記Ｎ個の遅延回路からそれぞれ個別に出力される遅延
信号を、それぞれ個別に一方の入力端子に入力し、他方
の入力端子には、所定の選択信号を、それぞれ個別に入
力するＮ個のＡＮＤ回路と、所定の単一の制御信号を入
力して、複数のレベル信号を出力するレベル信号選択出
力回路と、前記レベル信号選択出力回路から出力される
複数のレベル信号を受けて、前記Ｎ個のＡＮＤ回路に入
力されるＮ個の選択信号を出力するデコーダ回路と、前
記Ｎ個のＡＮＤ回路の出力信号の論理和を出力するＯＲ
回路と、を備えて構成される。
【０００８】なお、前記レベル信号選択出力回路は、前
記制御信号に遅延時間を付与して出力する遅延回路と、
この遅延回路の出力信号と前記制御信号とを入力して論
理和否定出力信号を出力するＮＯＲ回路と、前記制御信
号をクロック端子に入力し、前記論理和否定出力信号を
リセット端子に入力して、複数のレベル信号を出力する
分周カウンタ回路と、を備えて構成してもよい。
記制御信号に遅延時間を付与して出力する遅延回路と、
この遅延回路の出力信号と前記制御信号とを入力して論
理和否定出力信号を出力するＮＯＲ回路と、前記制御信
号をクロック端子に入力し、前記論理和否定出力信号を
リセット端子に入力して、複数のレベル信号を出力する
分周カウンタ回路と、を備えて構成してもよい。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、入力信号
１０１を遅延させる遅延回路１〜８と、これらの遅延回
路を選択するＡＮＤ回路９〜１６と、制御信号１０２の
入力に対応して、リセット信号１０４を出力する遅延回
路２０およびＮＯＲ回路２１の複合回路と、制御信号１
０２およびリセット信号１０４を入力して、三つの信号
１０５、１０６および１０７を出力する分周カウンタ回
路１９と、分周カウンタ回路１９の三つの信号を入力し
て、Ｙ０ 、Ｙ１ 、Ｙ２ 、Ｙ３ 、Ｙ４ 、Ｙ５
、Ｙ６ およびＹ７ の各端子から、ＡＮＤ回路９〜１
６に出力される選択用の信号を出力するデコーダ回路１
８と、ＡＮＤ回路９〜１６の出力を受けて論理和を出力
するＯＲ回路１７とを備えて構成される。また、図２（
ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ
）、（ｈ）、（ｉ）、（ｊ）および（ｋ）に示されるの
は、各部信号の波形図であり、図３（ａ）、（ｂ）、（
ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ
）、（ｊ）および（ｋ）に示されるのは、デコーダ回路
１８における入出力信号を示す信号波形図である。
である。図１に示されるように、本実施例は、入力信号
１０１を遅延させる遅延回路１〜８と、これらの遅延回
路を選択するＡＮＤ回路９〜１６と、制御信号１０２の
入力に対応して、リセット信号１０４を出力する遅延回
路２０およびＮＯＲ回路２１の複合回路と、制御信号１
０２およびリセット信号１０４を入力して、三つの信号
１０５、１０６および１０７を出力する分周カウンタ回
路１９と、分周カウンタ回路１９の三つの信号を入力し
て、Ｙ０ 、Ｙ１ 、Ｙ２ 、Ｙ３ 、Ｙ４ 、Ｙ５
、Ｙ６ およびＹ７ の各端子から、ＡＮＤ回路９〜１
６に出力される選択用の信号を出力するデコーダ回路１
８と、ＡＮＤ回路９〜１６の出力を受けて論理和を出力
するＯＲ回路１７とを備えて構成される。また、図２（
ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ
）、（ｈ）、（ｉ）、（ｊ）および（ｋ）に示されるの
は、各部信号の波形図であり、図３（ａ）、（ｂ）、（
ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ
）、（ｊ）および（ｋ）に示されるのは、デコーダ回路
１８における入出力信号を示す信号波形図である。
【００１１】図１において、遅延回路１〜８、ＡＮＤ回
路９〜１６、デコーダ回路１８およびＯＲ回路１７等の
動作については、前述の従来例の場合と同様である。本
発明の特徴とするところは、デコーダ１８に対して入力
される三つの信号１０５、１０６および１０７を、一つ
の制御信号１０２により生成するところにある。制御信
号１０２は、分周カウンタ回路１９のクロック端子と、
遅延回路２０およびＮＯＲ回路２１に入力されるが、遅
延回路２０において遅延された信号１０３はＮＯＲ回路
２１に入力され、ＮＯＲ回路２１からは、制御信号１０
２と信号１０３のＮＯＲ出力として信号１０４が出力さ
れて、分周カウンタ回路１９のリセット端子に入力され
る。この場合において、制御信号１０２として、遅延回
路２０における遅延時間以上の時間幅を有するＬレベル
のパルスを入力することにより、ＮＯＲ回路２１の出力
信号１０４として（入力されたパルス幅）−（遅延回路
２０の遅延時間）分の時間幅のパルスが発生されて、分
周カウンタ回路１９のリセット信号としてリセット端子
に入力され、分周カウンタ回路１９の初期設定が行われ
て、出力信号１０５、１０６および１０７の出力レベル
は、全てＬレベルとなる。これに対応して、次段に接続
されるデコーダ回路１８およびＯＲ回路１７においても
、それぞれ初期設定され、各自に安定されたレベルの信
号が出力される（図２（ａ）、（ｃ）、（ｄ）、（ｅ）
、（ｆ）、（ｇ）、（ｈ）、（ｉ）、（ｊ）および（ｋ
）を参照）。なお、制御信号１０２として、遅延回路２
０の遅延時間よりも短いＬレベルのパルスを入力すると
、ＮＯＲ回路２１においては、遅延回路２０からの出力
信号１０３がＨレベルのままになるため、その出力は、
Ｌレベルのままに固定化されるが、他方、分周カウンタ
回路１９においては、制御信号１０２によりカウント・
アップが行われる。
路９〜１６、デコーダ回路１８およびＯＲ回路１７等の
動作については、前述の従来例の場合と同様である。本
発明の特徴とするところは、デコーダ１８に対して入力
される三つの信号１０５、１０６および１０７を、一つ
の制御信号１０２により生成するところにある。制御信
号１０２は、分周カウンタ回路１９のクロック端子と、
遅延回路２０およびＮＯＲ回路２１に入力されるが、遅
延回路２０において遅延された信号１０３はＮＯＲ回路
２１に入力され、ＮＯＲ回路２１からは、制御信号１０
２と信号１０３のＮＯＲ出力として信号１０４が出力さ
れて、分周カウンタ回路１９のリセット端子に入力され
る。この場合において、制御信号１０２として、遅延回
路２０における遅延時間以上の時間幅を有するＬレベル
のパルスを入力することにより、ＮＯＲ回路２１の出力
信号１０４として（入力されたパルス幅）−（遅延回路
２０の遅延時間）分の時間幅のパルスが発生されて、分
周カウンタ回路１９のリセット信号としてリセット端子
に入力され、分周カウンタ回路１９の初期設定が行われ
て、出力信号１０５、１０６および１０７の出力レベル
は、全てＬレベルとなる。これに対応して、次段に接続
されるデコーダ回路１８およびＯＲ回路１７においても
、それぞれ初期設定され、各自に安定されたレベルの信
号が出力される（図２（ａ）、（ｃ）、（ｄ）、（ｅ）
、（ｆ）、（ｇ）、（ｈ）、（ｉ）、（ｊ）および（ｋ
）を参照）。なお、制御信号１０２として、遅延回路２
０の遅延時間よりも短いＬレベルのパルスを入力すると
、ＮＯＲ回路２１においては、遅延回路２０からの出力
信号１０３がＨレベルのままになるため、その出力は、
Ｌレベルのままに固定化されるが、他方、分周カウンタ
回路１９においては、制御信号１０２によりカウント・
アップが行われる。
【００１２】次に、従来例の場合と同様に、一つの遅延
回路の遅延時間を２ｍｓとすると、出力信号１１６に対
して、２ｍｓの遅延時間を付与する場合には、デコーダ
回路１８のＡ、ＢおよびＣの各端子にＬレべルの信号が
入力されると、図３（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）、（ｊ）およ
び（ｋ）に見られるように、デコーダ回路１８のＹ０
端子から出力される信号１０８のみがＨレベルとなり、
遅延回路１が選択されて、出力信号１１６に対して２ｍ
ｓの遅延時間が得られる。即ち、分周カウンタ回路１９
にリセット信号が与えられると、出力信号に２ｍｓの遅
延時間が与えられる。また、出力信号１１６に対して８
ｍｓの遅延時間を付与する場合には、遅延回路１乃至４
を含む遅延時間を採って、ＡＮＤ回路１２を選択すれば
よい。この場合には、デコーダ回路１８のＹ３ 端子か
らの信号１１１がＨレベルであればよく、図３（ａ）、
（ｂ）、（ｃ）および（ｇ）より明らかなように、デコ
ーダ回路１８に入力される信号１０５、１０６および１
０７としては、それぞれＨレベル、ＨレベルおよびＬレ
ベルであればよいことが分る。そこで、制御信号１０２
により、分周カウンタ回路１９を３回カウント・アップ
してやれば、そのＱ１ 、Ｑ２ およびＱ３ 出力とし
て、上述の信号１０５、１０６および１０７に対応する
Ｈレベル、ＨレベルおよびＬレベルの信号が出力され、
出力信号１１６の遅延時間として、上記の８ｍｓが得ら
れる。 即ち、制御信号として一つの制御信号のみを用いること
により、分周カウンタ回路１９のカウント数を可変とす
ることによって、遅延時間の選択が可能となる。
回路の遅延時間を２ｍｓとすると、出力信号１１６に対
して、２ｍｓの遅延時間を付与する場合には、デコーダ
回路１８のＡ、ＢおよびＣの各端子にＬレべルの信号が
入力されると、図３（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）、（ｊ）およ
び（ｋ）に見られるように、デコーダ回路１８のＹ０
端子から出力される信号１０８のみがＨレベルとなり、
遅延回路１が選択されて、出力信号１１６に対して２ｍ
ｓの遅延時間が得られる。即ち、分周カウンタ回路１９
にリセット信号が与えられると、出力信号に２ｍｓの遅
延時間が与えられる。また、出力信号１１６に対して８
ｍｓの遅延時間を付与する場合には、遅延回路１乃至４
を含む遅延時間を採って、ＡＮＤ回路１２を選択すれば
よい。この場合には、デコーダ回路１８のＹ３ 端子か
らの信号１１１がＨレベルであればよく、図３（ａ）、
（ｂ）、（ｃ）および（ｇ）より明らかなように、デコ
ーダ回路１８に入力される信号１０５、１０６および１
０７としては、それぞれＨレベル、ＨレベルおよびＬレ
ベルであればよいことが分る。そこで、制御信号１０２
により、分周カウンタ回路１９を３回カウント・アップ
してやれば、そのＱ１ 、Ｑ２ およびＱ３ 出力とし
て、上述の信号１０５、１０６および１０７に対応する
Ｈレベル、ＨレベルおよびＬレベルの信号が出力され、
出力信号１１６の遅延時間として、上記の８ｍｓが得ら
れる。 即ち、制御信号として一つの制御信号のみを用いること
により、分周カウンタ回路１９のカウント数を可変とす
ることによって、遅延時間の選択が可能となる。
【００１３】なお、上記の実施例においては、制御信号
のパルス幅を広くし、遅延回路およびＮＯＲ回路を介し
て分周カウンタ回路に対するリセット信号を生成する場
合について説明を行っているが、同一レベルの信号が入
力されたことを検出することのできる手段であれば、こ
れと同様の作用が得られることは明らかなところであり
、本発明は、上記の実施例におけるリセット信号生成手
段に限定されるものではない。
のパルス幅を広くし、遅延回路およびＮＯＲ回路を介し
て分周カウンタ回路に対するリセット信号を生成する場
合について説明を行っているが、同一レベルの信号が入
力されたことを検出することのできる手段であれば、こ
れと同様の作用が得られることは明らかなところであり
、本発明は、上記の実施例におけるリセット信号生成手
段に限定されるものではない。
【００１４】
【発明の効果】以上説明したように、本発明は、入力信
号に対応して、遅延時間選択用のデコーダ回路に対する
入力信号レベルを、一つの制御信号のみにより制御する
手段を備えることにことにより、上記の一つの制御信号
のみにより出力信号に対する遅延時間を可変とすること
ができるという効果がある。
号に対応して、遅延時間選択用のデコーダ回路に対する
入力信号レベルを、一つの制御信号のみにより制御する
手段を備えることにことにより、上記の一つの制御信号
のみにより出力信号に対する遅延時間を可変とすること
ができるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例の各部における信号波形図である。
【図３】デコーダ回路における入出力信号の波形図であ
る。
る。
【図４】従来例を示すブロック図である。
【図５】従来例の各部における信号波形図である。
１〜８，２０ 遅延回路
９〜１６ ＡＮＤ回路
１７ ＯＲ回路
１８ デコーダ回路
１９ 分周カウンタ回路
２１ ＮＯＲ回路
Claims (2)
- 【請求項１】 所定の入力信号に対応して直列に接続
され、前記入力信号を逐次に遅延させるＮ（正整数）個
の遅延回路と、前記Ｎ個の遅延回路からそれぞれ個別に
出力される遅延信号を、それぞれ個別に一方の入力端子
に入力し、他方の入力端子には、所定の選択信号を、そ
れぞれ個別に入力するＮ個のＡＮＤ回路と、所定の単一
の制御信号を入力して、複数のレベル信号を出力するレ
ベル信号選択出力回路と、前記レベル信号選択出力回路
から出力される複数のレベル信号を受けて、前記Ｎ個の
ＡＮＤ回路に入力されるＮ個の選択信号を出力するデコ
ーダ回路と、前記Ｎ個のＡＮＤ回路の出力信号の論理和
を出力するＯＲ回路と、を備えることを特徴とする可変
遅延回路。 - 【請求項２】前記レベル信号選択出力回路が、前記制御
信号に遅延時間を付与して出力する遅延回路と、この遅
延回路の出力信号と前記制御信号とを入力して論理和否
定出力信号を出力するＮＯＲ回路と、前記制御信号をク
ロック端子に入力し、前記論理和否定出力信号をリセッ
ト端子に入力して、複数のレベル信号を出力する分周カ
ウンタ回路と、を備える請求項１記載の可変遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039647A JPH04277921A (ja) | 1991-03-06 | 1991-03-06 | 可変遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039647A JPH04277921A (ja) | 1991-03-06 | 1991-03-06 | 可変遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04277921A true JPH04277921A (ja) | 1992-10-02 |
Family
ID=12558879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3039647A Pending JPH04277921A (ja) | 1991-03-06 | 1991-03-06 | 可変遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04277921A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5834960A (en) * | 1997-01-30 | 1998-11-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62242417A (ja) * | 1986-04-15 | 1987-10-23 | Toshiba Corp | 半導体集積回路 |
-
1991
- 1991-03-06 JP JP3039647A patent/JPH04277921A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62242417A (ja) * | 1986-04-15 | 1987-10-23 | Toshiba Corp | 半導体集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5834960A (en) * | 1997-01-30 | 1998-11-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970819 |