JPH0646707B2 - プログラマブル論理素子 - Google Patents
プログラマブル論理素子Info
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- JPH0646707B2 JPH0646707B2 JP63163389A JP16338988A JPH0646707B2 JP H0646707 B2 JPH0646707 B2 JP H0646707B2 JP 63163389 A JP63163389 A JP 63163389A JP 16338988 A JP16338988 A JP 16338988A JP H0646707 B2 JPH0646707 B2 JP H0646707B2
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- programmable logic
- flop
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
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- H03K19/17792—Structural details for adapting physical parameters for operating speed
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- H03K19/17728—Reconfigurable logic blocks, e.g. lookup tables
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、複数のフリップフロップを備えたプログラマ
ブル論理要素を複数個含むプログラマブル論理素子に関
し、特にプログラマブル論理要素の各フリップフロップ
の入出力信号を相互に接続して実現される回路を高速化
できるプログラマブル論理素子に関するものである。
ブル論理要素を複数個含むプログラマブル論理素子に関
し、特にプログラマブル論理要素の各フリップフロップ
の入出力信号を相互に接続して実現される回路を高速化
できるプログラマブル論理素子に関するものである。
［従来の技術］ 従来より、ユーザが手元においてプログラムすることに
よって任意の論理回路を構成可能なプログラマブル論理
要素を複数個有し、かつそれらのプログラマブル論理要
素の入力端子および出力端子を相互に自由に接続可能に
するプログラマブル配線を有することにより、所望の機
能を得ることができるプログラマブル論理素子が知られ
ている。例えば、その一例として、特開昭６１−１９８
９１９号公報や特開昭６１−２２４５２０号公報に開示
されたものがある。
よって任意の論理回路を構成可能なプログラマブル論理
要素を複数個有し、かつそれらのプログラマブル論理要
素の入力端子および出力端子を相互に自由に接続可能に
するプログラマブル配線を有することにより、所望の機
能を得ることができるプログラマブル論理素子が知られ
ている。例えば、その一例として、特開昭６１−１９８
９１９号公報や特開昭６１−２２４５２０号公報に開示
されたものがある。
第４図は上記プログラマブル論理要素が複数（図では２
個）フリップフロップを有する従来のプログラマブル論
理素子の回路構成図である。この従来例のプログラマブ
ル論理素子は、複数個のプログラマブル論理要素１０１
を有し、これらの間に縦横に配置したプログラマブル配
線１１１を有している。プログラマブル論理要素１０１
は、プログラマブル組み合わせ論理生成部１０２と、こ
のプログラマブル組み合わせ論理生成部１０２の出力を
入力信号とする２個のフリップフロップ１０３，１０４
と、プログラマブル論理要素の出力端子１０５に対して
フリップフロップ１０３，１０４の出力信号またはプロ
グラマブル組み合わせ論理生成部１０２の出力信号のい
ずれかを選択して出力する出力選択回路１０６．１０７
から成っている。また、プログラマブル配線１１１は、
縦横の配線が交叉する点に各配線間を自由に接続可能に
するスイッチアレイ１１２と、各プログラマブル論理要
素１０１の入力素子１０８および出力端子１０５を各配
線に自由に接続可能にする入出力スイッチアレイ１１３
とを備えている。
個）フリップフロップを有する従来のプログラマブル論
理素子の回路構成図である。この従来例のプログラマブ
ル論理素子は、複数個のプログラマブル論理要素１０１
を有し、これらの間に縦横に配置したプログラマブル配
線１１１を有している。プログラマブル論理要素１０１
は、プログラマブル組み合わせ論理生成部１０２と、こ
のプログラマブル組み合わせ論理生成部１０２の出力を
入力信号とする２個のフリップフロップ１０３，１０４
と、プログラマブル論理要素の出力端子１０５に対して
フリップフロップ１０３，１０４の出力信号またはプロ
グラマブル組み合わせ論理生成部１０２の出力信号のい
ずれかを選択して出力する出力選択回路１０６．１０７
から成っている。また、プログラマブル配線１１１は、
縦横の配線が交叉する点に各配線間を自由に接続可能に
するスイッチアレイ１１２と、各プログラマブル論理要
素１０１の入力素子１０８および出力端子１０５を各配
線に自由に接続可能にする入出力スイッチアレイ１１３
とを備えている。
第５図、第４図の従来のプログラマブル論理素子により
４ビットのカウンタ回路を構成した場合の結線図であ
る。従来のプログラマブル論理要素１０１のフリップフ
ロップ１０３，１０４のそれぞれの出力信号は、プログ
ラマブル組み合わせ論理生成部１０２の出力信号との出
力選択回路１０６．１０７を経て、プログラマブル論理
要素１０１の出力端子１０５に接続されているので、一
つのフリップフロップ１０３の出力信号を他のプログラ
マブル論理要素１０１に入力する場合はもちろんのこ
と、同じプログラマブル論理要素１０１の他のフリップ
フロップ１０４に入力したい場合にも、プログラマブル
配線１１１を介して結線する必要がある。このため、４
個のフリップフロップを接続して第２図に示すような４
ビットのカウンタ回路を形成する場合、従来の第５図に
太線で示すようにそれぞれのスイッチアレイ１１２およ
び入出力スイッチアレイ１１３，プログラマブル組み合
わせ論理生成部１０２，出力選択回路１０６，１０７を
プログラムすることにより、プログラマブル論理要素１
０１の出力端子１０５をプログラマブル配線１１１を介
して再び元のあるいは他のプログラマブル論理要素１０
１の入力端子１０８即ちプログラマブル組み合わせ論理
生成部１０２の入力に結線することを繰り返して構成す
る必要があった。
４ビットのカウンタ回路を構成した場合の結線図であ
る。従来のプログラマブル論理要素１０１のフリップフ
ロップ１０３，１０４のそれぞれの出力信号は、プログ
ラマブル組み合わせ論理生成部１０２の出力信号との出
力選択回路１０６．１０７を経て、プログラマブル論理
要素１０１の出力端子１０５に接続されているので、一
つのフリップフロップ１０３の出力信号を他のプログラ
マブル論理要素１０１に入力する場合はもちろんのこ
と、同じプログラマブル論理要素１０１の他のフリップ
フロップ１０４に入力したい場合にも、プログラマブル
配線１１１を介して結線する必要がある。このため、４
個のフリップフロップを接続して第２図に示すような４
ビットのカウンタ回路を形成する場合、従来の第５図に
太線で示すようにそれぞれのスイッチアレイ１１２およ
び入出力スイッチアレイ１１３，プログラマブル組み合
わせ論理生成部１０２，出力選択回路１０６，１０７を
プログラムすることにより、プログラマブル論理要素１
０１の出力端子１０５をプログラマブル配線１１１を介
して再び元のあるいは他のプログラマブル論理要素１０
１の入力端子１０８即ちプログラマブル組み合わせ論理
生成部１０２の入力に結線することを繰り返して構成す
る必要があった。
［発明が解決しようとする課題］ しかしながら、上記従来の技術におけるプログラマブル
論理素子では、プログラマブル論理要素のフリップフロ
ップの出力信号を同一または他のプログラマブル論理要
素のフリップフロップに結線してカウンタ回路等を構成
する場合、フリップフロップの出力信号を比較的大きな
遅延時間を有するプログラマブル配線１１１やプログラ
マブル組み合わせ論理生成部１０２を介して結線する必
要があるため、その動作周波数が遅くなるという問題点
があった。
論理素子では、プログラマブル論理要素のフリップフロ
ップの出力信号を同一または他のプログラマブル論理要
素のフリップフロップに結線してカウンタ回路等を構成
する場合、フリップフロップの出力信号を比較的大きな
遅延時間を有するプログラマブル配線１１１やプログラ
マブル組み合わせ論理生成部１０２を介して結線する必
要があるため、その動作周波数が遅くなるという問題点
があった。
本発明は、上記問題点を解決するために創案されたもの
で、複数のフリップフロップを備えたプログラマブル論
理要素を複数個含むプログラマブル論理素子において、
その各フリップフロップの入出力信号を相互に接続する
ことにより実現する回路の動作周波数を高速にすること
ができるプログラマブル論理素子を提供することを目的
とする。
で、複数のフリップフロップを備えたプログラマブル論
理要素を複数個含むプログラマブル論理素子において、
その各フリップフロップの入出力信号を相互に接続する
ことにより実現する回路の動作周波数を高速にすること
ができるプログラマブル論理素子を提供することを目的
とする。
［課題を解決するための手段］ 上記の目的を達成するための本発明のプログラマブル論
理素子の構成は、 プログラムすることにより任意の論理回路を構成可能な
プログラマブル論理要素を複数個有し、かつそれらのプ
ログラマブル論理要素の入力端子および出力端子を相互
に自由に接続可能にするプログラマブル配線を有するプ
ログラマブル論理素子において、 上記プログラマブル論理要素がＮ個のフリップフロップ
を有し、 上記各フリップフロップがそのフリップフロップの入力
端子に対する入力信号の選択手段を有し、 上記フリップフロップのうち１番目のフリップフロップ
の選択手段の入力端子の一部が隣接するプログラマブル
論理要素のＮ番目のフリップフロップの正転出力信号お
よび反転出力信号の双方あるいは一方の出力端子に上記
プログラマブル配線とは別に直接接続され、 上記フリップフロップのうち２番目からＮ番目までの任
意のＩ番目のフリップフロップの選択手段の入力端子の
一部がＩ−１番目のフリップフロップの正転出力信号お
よび反転出力信号の双方あるいは一方の出力端子に接続
されていることを特徴とする。
理素子の構成は、 プログラムすることにより任意の論理回路を構成可能な
プログラマブル論理要素を複数個有し、かつそれらのプ
ログラマブル論理要素の入力端子および出力端子を相互
に自由に接続可能にするプログラマブル配線を有するプ
ログラマブル論理素子において、 上記プログラマブル論理要素がＮ個のフリップフロップ
を有し、 上記各フリップフロップがそのフリップフロップの入力
端子に対する入力信号の選択手段を有し、 上記フリップフロップのうち１番目のフリップフロップ
の選択手段の入力端子の一部が隣接するプログラマブル
論理要素のＮ番目のフリップフロップの正転出力信号お
よび反転出力信号の双方あるいは一方の出力端子に上記
プログラマブル配線とは別に直接接続され、 上記フリップフロップのうち２番目からＮ番目までの任
意のＩ番目のフリップフロップの選択手段の入力端子の
一部がＩ−１番目のフリップフロップの正転出力信号お
よび反転出力信号の双方あるいは一方の出力端子に接続
されていることを特徴とする。
［作用］ 本発明は、各フリップフロップの入力信号の選択手段を
設け、その選択により隣り合うフリップフロップの出力
信号を入力してフリップフロップを縦属に接続可能とす
る。一つのプログラマブル論理要素の最終番目のフリッ
プフロップは、同様にしてその出力信号を専用の接続線
で隣接プログラマブル論理要素の第１番目のフリップフ
ロップの選択手段の選択により入力して、相互隣接を可
能にする。このように、遅延時間の大きなプログラマブ
ル配線やプログラマブル論理要素の入力端子を介さずに
各フリップフロップの入出力信号同士を相互に接続する
ことにより、それらのフリップフロップ同士の接続によ
って実現される回路の動作周波数を高速にする。
設け、その選択により隣り合うフリップフロップの出力
信号を入力してフリップフロップを縦属に接続可能とす
る。一つのプログラマブル論理要素の最終番目のフリッ
プフロップは、同様にしてその出力信号を専用の接続線
で隣接プログラマブル論理要素の第１番目のフリップフ
ロップの選択手段の選択により入力して、相互隣接を可
能にする。このように、遅延時間の大きなプログラマブ
ル配線やプログラマブル論理要素の入力端子を介さずに
各フリップフロップの入出力信号同士を相互に接続する
ことにより、それらのフリップフロップ同士の接続によ
って実現される回路の動作周波数を高速にする。
［実施例］ 以下、本発明の実施例を図面に基づいて詳細に説明す
る。
る。
第１図は本発明の一実施例を示すプログラマブル論理素
子の回路構成図である。本実施例は、複数個のプログラ
マブル論理要素１を有し、これらのプログラマブル論理
要素１の間に縦横に配置した複数本のプログラマブル配
線２を有している。
子の回路構成図である。本実施例は、複数個のプログラ
マブル論理要素１を有し、これらのプログラマブル論理
要素１の間に縦横に配置した複数本のプログラマブル配
線２を有している。
プログラマブル論理要素１は、プログラムにより入力端
子１１からの入力信号に対する任意の組み合わせ論理出
力を生成するプログラマブル組み合わせ論理生成部１２
と、２個のＤタイプフリップフロップ１３，１４と、こ
の２個のフリップフロップ１３，１４のそれぞれのＤ入
力端子に接続されその入力信号を選択する選択手段であ
る入力選択回路１５，１６と、複数（図では２個）の出
力端子１７のそれぞれにフリップフロップ１３，１４の
出力信号またはプログラマブル組み合わせ論理生成部１
２の出力信号のいずれかを選択して出力する出力選択回
路１８，１９を備えて成る。ここで、１番目のフリップ
フロップ１３の入力選択回路１５の一部の入力端子には
隣接するプログラマブル論理要素１′の２番目（最終番
目）のフリップフロップ４の正転出力信号Ｑおよび反転
出力信号を別個に接続するとともに、他の入力端子に
はプログラマブル組み合わせ論理生成部１２の出力信号
を接続する。また、２番目のフリップフロップ１４の入
力選択回路１６の一部の入力端子には１番目のフリップ
フロップ１３の正転出力信号Ｑおよび反転出力信号を
別個に接続するとともに、他の入力端子にはプログラマ
ブル組み合わせ論理生成部１２の出力信号を接続する。
２番目のフリップフロップ１４の出力信号Ｑ，は、必
要により、さらに他の隣接プログラマブル論理要素の１
番目のフリップフロップの入力選択回路へ直接接続され
る。
子１１からの入力信号に対する任意の組み合わせ論理出
力を生成するプログラマブル組み合わせ論理生成部１２
と、２個のＤタイプフリップフロップ１３，１４と、こ
の２個のフリップフロップ１３，１４のそれぞれのＤ入
力端子に接続されその入力信号を選択する選択手段であ
る入力選択回路１５，１６と、複数（図では２個）の出
力端子１７のそれぞれにフリップフロップ１３，１４の
出力信号またはプログラマブル組み合わせ論理生成部１
２の出力信号のいずれかを選択して出力する出力選択回
路１８，１９を備えて成る。ここで、１番目のフリップ
フロップ１３の入力選択回路１５の一部の入力端子には
隣接するプログラマブル論理要素１′の２番目（最終番
目）のフリップフロップ４の正転出力信号Ｑおよび反転
出力信号を別個に接続するとともに、他の入力端子に
はプログラマブル組み合わせ論理生成部１２の出力信号
を接続する。また、２番目のフリップフロップ１４の入
力選択回路１６の一部の入力端子には１番目のフリップ
フロップ１３の正転出力信号Ｑおよび反転出力信号を
別個に接続するとともに、他の入力端子にはプログラマ
ブル組み合わせ論理生成部１２の出力信号を接続する。
２番目のフリップフロップ１４の出力信号Ｑ，は、必
要により、さらに他の隣接プログラマブル論理要素の１
番目のフリップフロップの入力選択回路へ直接接続され
る。
プログラマブル配線２は、縦横の配線の交叉する部分に
スイッチアレイー２１を設け、各プログラマブル論理要
素１の入力端子１１および出力端子１７からの入出力線
を上記縦横の配線に交叉させその部分に入出力スイッチ
アレイー２２を設けて、それぞれプログラムすることに
より各プログラマブル論理要素１の入出力信号を相互に
かつ自由に配線可能にしている。フリップフロップ１
３，１４の各クロック入力端子Ｃへのクロック信号は、
入出力スイッチ２２によりプログラマブル配線２に接続
されて、このプログラマブル論理素子の内部または外部
から供給される。
スイッチアレイー２１を設け、各プログラマブル論理要
素１の入力端子１１および出力端子１７からの入出力線
を上記縦横の配線に交叉させその部分に入出力スイッチ
アレイー２２を設けて、それぞれプログラムすることに
より各プログラマブル論理要素１の入出力信号を相互に
かつ自由に配線可能にしている。フリップフロップ１
３，１４の各クロック入力端子Ｃへのクロック信号は、
入出力スイッチ２２によりプログラマブル配線２に接続
されて、このプログラマブル論理素子の内部または外部
から供給される。
以上のように構成した実施例の作用を述べる。第２図は
プログラマブル論理素子を用いて実現しようとする４ビ
ットのカウンタ回路の回路図である。このカウンタ回路
は、Ｄ入力端子を縦属に接続した４個のＤタイプフリッ
プフロップ１３′（１４）と、ＡＮＤゲート３およびＮ
ＯＲゲート４とを用いて構成されている。このカウンタ
回路を本実施例のプログラマブル論理素子にプログラム
すると、フリップフロップ１３（１４）の出力端子とＤ
入力端子を縦属に接続する部分は、第１図の太線で示さ
れるように、各入力選択回路１５を介して直接結線する
ことができる。
プログラマブル論理素子を用いて実現しようとする４ビ
ットのカウンタ回路の回路図である。このカウンタ回路
は、Ｄ入力端子を縦属に接続した４個のＤタイプフリッ
プフロップ１３′（１４）と、ＡＮＤゲート３およびＮ
ＯＲゲート４とを用いて構成されている。このカウンタ
回路を本実施例のプログラマブル論理素子にプログラム
すると、フリップフロップ１３（１４）の出力端子とＤ
入力端子を縦属に接続する部分は、第１図の太線で示さ
れるように、各入力選択回路１５を介して直接結線する
ことができる。
第３図、本実施例の効果を表す比較グラフであり、ＣＭ
ＯＳで作成した本実施例のプログラマブル論理素子で上
記カウンタ回路をプログラムした場合の動作周波数Ａ
と、第４図の従来例のＣＭＯＳのプログラマブル論理素
子で上記カウンタ回路をプログラムした場合の動作周波
数Ｂを、それぞれ電源電圧を変化させて測定したもので
ある。本実施例によれば、各フリップフロップの入出力
信号の相互接続を比較的大きな遅延時間を有するプログ
ラマブル配線やプログラマブル組み合わせ論理生成部を
介さずに結線することができるので、測定結果で示され
るように従来例に比べ約１．５倍の動作周波数が得られ
た。
ＯＳで作成した本実施例のプログラマブル論理素子で上
記カウンタ回路をプログラムした場合の動作周波数Ａ
と、第４図の従来例のＣＭＯＳのプログラマブル論理素
子で上記カウンタ回路をプログラムした場合の動作周波
数Ｂを、それぞれ電源電圧を変化させて測定したもので
ある。本実施例によれば、各フリップフロップの入出力
信号の相互接続を比較的大きな遅延時間を有するプログ
ラマブル配線やプログラマブル組み合わせ論理生成部を
介さずに結線することができるので、測定結果で示され
るように従来例に比べ約１．５倍の動作周波数が得られ
た。
なお、上記実施例においてＤタイプフリップフロップは
他の種類のフリップフロップを使用しても良く、その数
も限定されるものではない。また、フリップフロップの
出力信号は、正転出力信号と反転出力信号の一方だけを
接続可能とする構成としても、本発明の目的が十分達せ
られることは明らかである。このように、本発明はその
主旨に沿って種々に応用され、種々の実施態様を取り得
るものである。
他の種類のフリップフロップを使用しても良く、その数
も限定されるものではない。また、フリップフロップの
出力信号は、正転出力信号と反転出力信号の一方だけを
接続可能とする構成としても、本発明の目的が十分達せ
られることは明らかである。このように、本発明はその
主旨に沿って種々に応用され、種々の実施態様を取り得
るものである。
［発明の効果］ 以上の説明で明らかなように、本発明のプログラマブル
論理素子によれば、複数のフリップフロップを備えたプ
ログラマブル論理要素を複数個含むプログラマブル論理
素子において、その各フリップフロップの入出力信号を
遅延時間の比較的大きいプログラマブル配線等を介さず
に選択手段を通して直接に結線できるので、フリップフ
ロップの相互接続により実現するカウンタ回路等の回路
の動作周波数を高速にすることができる。
論理素子によれば、複数のフリップフロップを備えたプ
ログラマブル論理要素を複数個含むプログラマブル論理
素子において、その各フリップフロップの入出力信号を
遅延時間の比較的大きいプログラマブル配線等を介さず
に選択手段を通して直接に結線できるので、フリップフ
ロップの相互接続により実現するカウンタ回路等の回路
の動作周波数を高速にすることができる。
第１図は本発明の一実施例を示すプログラマブル論理素
子の回路構成図、第２図はプログラマブル論理素子を用
いて実現するカウンタ回路の回路図、第３図は上記実施
例と従来例の効果の比較グラフ図、第４図は従来例のプ
ログラマブル論理素子の回路構成図、第５図は従来例の
プログラマブル論理素子を使用した結線図である。 １……プログラマブル論理回路、２……プログラマブル
配線、１１……入力端子、１３，１４……Ｄタイプフリ
ップフロップ、１５，１６……入力選択回路、１７……
出力端子。
子の回路構成図、第２図はプログラマブル論理素子を用
いて実現するカウンタ回路の回路図、第３図は上記実施
例と従来例の効果の比較グラフ図、第４図は従来例のプ
ログラマブル論理素子の回路構成図、第５図は従来例の
プログラマブル論理素子を使用した結線図である。 １……プログラマブル論理回路、２……プログラマブル
配線、１１……入力端子、１３，１４……Ｄタイプフリ
ップフロップ、１５，１６……入力選択回路、１７……
出力端子。
Claims (1)
- 【請求項１】プログラムすることにより任意の論理回路
を構成可能なプログラマブル論理要素を複数個有し、か
つそれらのプログラマブル論理要素の入力端子および出
力端子を相互に自由に接続可能にするプログラマブル配
線を有するプログラマブル論理素子において、 上記プログラマブル論理要素がＮ個のフリップフロップ
を有し、 上記各フリップフロップがそのフリップフロップの入力
端子に対する入力信号の選択手段を有し、 上記フリップフロップのうち１番目のフリップフロップ
の選択手段の入力端子の一部が隣接するプログラマブル
論理要素のＮ番目のフリップフロップの正転出力信号お
よび反転出力信号の双方あるいは一方の出力端子に上記
プログラマブル配線とは別に直接接続され、 上記フリップフロップのうち２番目からＮ番目までの任
意のＩ番目のフリップフロップの選択手段の入力端子の
一部がＩ−１番目のフリップフロップの正転出力信号お
よび反転出力信号の双方あるいは一方の出力端子に接続
されていることを特徴とするプログラマブル論理素子。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63163389A JPH0646707B2 (ja) | 1988-06-30 | 1988-06-30 | プログラマブル論理素子 |
| EP88310813A EP0317287B1 (en) | 1987-11-20 | 1988-11-16 | Programmable logic device |
| DE8888310813T DE3875909T2 (de) | 1987-11-20 | 1988-11-16 | Programmierbare logische vorrichtung. |
| CA000583487A CA1309471C (en) | 1987-11-20 | 1988-11-18 | Programmable logic device |
| KR1019880015246A KR950000358B1 (ko) | 1987-11-20 | 1988-11-19 | 프로그램 가능 논리소자 |
| US07/469,728 US4963770A (en) | 1987-11-20 | 1990-01-24 | Programmable logic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63163389A JPH0646707B2 (ja) | 1988-06-30 | 1988-06-30 | プログラマブル論理素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0213124A JPH0213124A (ja) | 1990-01-17 |
| JPH0646707B2 true JPH0646707B2 (ja) | 1994-06-15 |
Family
ID=15772958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63163389A Expired - Fee Related JPH0646707B2 (ja) | 1987-11-20 | 1988-06-30 | プログラマブル論理素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646707B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH046913A (ja) * | 1990-04-24 | 1992-01-10 | Kawasaki Steel Corp | プログラマブル論理素子 |
| JP2564044B2 (ja) * | 1991-02-27 | 1996-12-18 | 株式会社東芝 | プログラマブル論理回路 |
| US5970255A (en) | 1995-10-16 | 1999-10-19 | Altera Corporation | System for coupling programmable logic device to external circuitry which selects a logic standard and uses buffers to modify output and input signals accordingly |
| US6271679B1 (en) | 1999-03-24 | 2001-08-07 | Altera Corporation | I/O cell configuration for multiple I/O standards |
| US6836151B1 (en) | 1999-03-24 | 2004-12-28 | Altera Corporation | I/O cell configuration for multiple I/O standards |
| FR2811015B1 (fr) * | 2000-06-30 | 2003-02-21 | Ecia Equip Composants Ind Auto | Volume d'echappement et dispositif d'echappement le comportant |
| CN109507963B (zh) * | 2018-11-16 | 2020-07-07 | 浙江工业大学 | 一种基于dcs控制的四氢呋喃-3-甲醛生产控制系统及方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61224520A (ja) * | 1985-02-27 | 1986-10-06 | ジリンクス・インコ−ポレイテツド | 構成を変更可能な論理要素 |
-
1988
- 1988-06-30 JP JP63163389A patent/JPH0646707B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61224520A (ja) * | 1985-02-27 | 1986-10-06 | ジリンクス・インコ−ポレイテツド | 構成を変更可能な論理要素 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0213124A (ja) | 1990-01-17 |
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