JPS62110323A - 周波数−ディジタル変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は入力信萼の周波数をディジタル計数する回路に
関する。本発明はカウンタ回路を用いて構成された周波
数−ディジタル変換回路に関する。

〔概　要〕

本発明は、カウンタ回路を用いて構成された周波数−デ
ィジタル変換回路において、 被変換信号に同期して発生される切換信号により切換え
て基準クロック信号のカウントを第一、第二カウンタ回
路で行う場合、所定時間後に桁上信号を発生させ、この
桁上信号を選択的に第三カウンタ回路に入力しカウント
を行い、第一、第二カウンタ回路からは下位ビットの、
第三カウンタ回路からは上位ビットのディジタルデータ
を選択ラッチさせる手段を設けることにより、回路構成
を簡単化し、ビット数が多い場合でも、チップ面積が小
さく、低コストで集積回路化できるようにしたものであ
る。

〔従来の技術〕

第３図は従来の周波数−ディジタル変換回路の一例を示
す回路図で、第４図はその動作タイミングチャートであ
る。被変換信号３８は分周器４２に入力され切換信号４
０を発生する。この切換信号４０により基準クロック信
号３４は、信号切換器３５により信号切換器出力３９と
して第一カウンタ回路２７のクロック入力へ入力される
。第一カウンタ回路２７はすでにリセット信号３２によ
ってリセットされており、０からカウントをはじめる。

この点を第４図のｅ点とすると、ある時間後の第４図の
ｆ点において、切換信号４０は反転し基準クロック３４
は信号切換器出力４１として第二カウンタ回路３１へ入
力される。ここで第一カウンタ回路２７の出力をう、子
信号３３によって第一ラッチ回路群２８ヘラソチする。

切換信号４０によって信号選択器２９は第一ラッチ回路
群２８の出力をデータ出力り。′〜Ｄ　、ｐ　として選
択する。このデータ出力は第４図のｅ　％　ｆ点までの
カウントデータである。

ｆ点からは第二カウンタ回路３１がカウントを行い、ｇ
点にて再び切換信号４０が反転すると、今度はラッチ信
号３６によって第二ラッチ回路群３０は第二カウンタ回
路３１の出力をラッチする。信号選択器２９は切換信号
４０が反転することにより、いままで第一ラッチ回路群
２８の出力を選択していたのを切り換えて第二ラッチ回
路群３０の出力を選択しデータ出力り。′〜Ｄ、、′　
とする。ｇ点からは基準クロック信号３４は再び第一カ
ウンタ回路２７へ送られてｅ点からの動作に戻る。第一
、第二カウンタ回路２７．３１のリセットおよび第一、
第二ラッチ回路群２８．３０のラッチタイミングは第４
図に示すとおりである。この動作の繰り返しにより被変
換信号３８の周期に応じたディジタルデータをデータ出
力ＤＯ’　〜Ｄ１′に得ることができる。

〔発明が解決しようとする問題点〕

上述した従来の周波数−ディジタル変換回路では、基準
クロック信号をカウントしラッチするカウンタ回路およ
びラッチ回路群がまるまる二組必要となり、カウンタ回
路のビット数が多くなると、コストが高くなり、集積回
路で実現する場合は面積的にも大きくなる欠点がある。

二組のカウンタ回路およびラッチ回路群はそれぞれのラ
ッチリセット期間中のデータのとりこぼしをなくするた
めに用意したものであるが、リセット期間のデータのカ
ウントは基準クロック信号にもよるが下位数ビットでよ
い場合がある。この場合上位のビットまで用意すること
はコスト的、面積的に無駄である。

本発明の目的は、上記の欠点を除去することにより、簡
単な回路構成でもって、チップ面積が小さく、低コスト
で集積回路化ができる周波数−ディジタル変換回路を提
供することにある。

〔問題点を解決するための手段〕

本発明は、被変換信号に同期した切換信号を発生する手
段と、上記切換信号により基準クロック信号を切り換え
て２個のカウンタ回路に入力しそれぞれカウントを行い
その出力をそれぞれラッチし、選択的にディジタルデー
タとして出力する変換手段とを含む周波数−ディジタル
変換回路において、上記変換手段は、上記切換信号によ
り上記基準クロック信号を切り換える信号切換器と、こ
の信号切換器により切り換えられた上記基準クロック信
号をそれぞれカウントし、所定時間後に桁上信号を発生
する第一および第二カウンタ回路と、この第一および第
二カウンタ回路の上記所定時間内の計数出力を上記切換
信号により選択的にとり込む信号選択器と、この信号選
択器からの出力をラッチし下位ビットのディジタルデー
タを出力する第一ラッチ回路群と、上記第一および第二
カウンタ回路からの上記桁上信号を入力しカウントする
第三カウンタ回路と、この第三カウンタ回路の出力をラ
ッチし上位ビットのディジタルデータを出力する第二ラ
ッチ回路群とを含むことを特徴とする。

〔作　用〕

本発明は、変換手段として第一および第二カウンタ回路
は基準クロック信号をカウントし所定時間後に桁上信号
を発生し、この桁上信号を第三カウンタ回路でカウント
とし、上記第一、第二カウンタ回路より下位ビットのデ
ィジタルデータを上記第三カウンタ回路より上位ビット
のディジタルデータをそれぞれラッチ出力する手段を含
んでいる。すなわち、従来は上位ビットまで複数必要で
あったカウンタ回路を下位ビットのみ複数にし、上位ビ
ットに対しては共通にすることにより、回路構成が簡単
となり、ビット数が大きい場合でも、チップ面積が小さ
い、低コストの集積回路を得ることが可能となる。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を示すブロック構成図である
。本実施例は、被変換信号１５に同期した切換信号１６
を発生する手段としての分周器１０と、切換信号１６に
より基準クロック信号１２を切り換える信号切換器９と
、この信号切換器９により切り換えられた基準クロック
信号１２をそれぞれカウントし、所定時間後に桁上信号
１９．２０を発生し、リセット信号１１．１３によりリ
セットされる第一、第二カウンタ回路１．３と、この第
一、第二カウンタ回路１．３の上記所定時間内の出力を
切換信号１６により選択的に入力、出力する信号選択器
２とこの信号選択器２からの出力をラッチ信号１４によ
りラッチし下位ビットのディジタルデータＤ０〜Ｄ１を
出力する第一ラッチ回路群４と、第一、第二カウンタ回
路１．３からの桁上信号１９．２０をオアゲート６によ
り論理和をとり選択的に入力しカウントする第三カウン
タ回路７と、この第三カウンタ回路７の出力をラッチ信
号１４によりラッチし、上位ビットのディジタルデータ
Ｄ１゜、〜Ｄ１を出力する第二ラッチ回路群８とを含ん
でいる。なお５はリセット信号１１．１３の論理和をと
り第三カウンタ回路７のリセット入力とするオアゲート
である。

本発明の特徴は、第１図において、第一、第二、第三カ
ウンタ回路１．３．７と信号選択器２と第一、第二ラッ
チ回路群２８と、オアゲート５．６とを設けたことにあ
る。

次に、本実施例の動作について第２図に示す動作タイミ
ングチャートを参照して説明する。

被変換信号１５は分周器１０へ入力される。この分周器
１０からの切換信号１６により、信号切換器９は基準ク
ロック信号１２を信号切換器出力１７により第一カウン
タ回路１のクロック入力に接続する。第一カウンタ回路
１はリセット信号１１によりリセットされており０から
カウントを開始し、そして一定時間たつと桁上信号１９
を発生する。この指上信号１９はオアゲート６をとおり
第三カウンタクロック入力２１として第三カウンタ回路
７のクロック入力へ入力される。この第三カウンタ回路
７は第一カウンタ回路１のためのリセット信号１１を出
力するオアゲート５の出力によりリセットされており、
第三カウンタ回路７はＯからカウントを開始する。

いま、第一カウンタ回路１がカウントを開始した時刻を
第２図のｅ点とする。一定時間後被変換信号１５の変化
により、第２図のｆ点において切換信号１６が反転した
とする。信号切換器９は今度は基準クロック信号１２を
信号切換器出力１８により第二カウンタ回路３のクロッ
ク入力に接続する。第二カウンタ回路３は、リセット信
号１３によりリセットされており、０からカウントを開
始する。第二カウンタ回路３も最大値をカウントすると
桁上信号２０を発生する。この桁上信号２０はオアゲー
ト６を通り、第三カウンタ回路クロック人力２１として
第三カウンタ回路７のクロック入力に接続される。第三
カウンタ回路７は、いま第一カウンタ回路１からの桁上
信号１９を保持しているので、第二カウンタ回路３から
の桁上信号２０がくる前にラッチ信号１４により、第二
ラッチ回路群８ヘカウント値をラッチしておく。こ゛こ
で信号選択器２および分周器１０の出力である切換信号
１６に応じて、第一カウンタ回路１のカウント値を選択
するようにしておき、同じくラッチ信号１４により信号
選択器２の出力を第一ラッチ回路群４ヘラッチする。ラ
ッチが完了したら、リセット信号１１により第一カウン
タ回路１と第三カウンタ回路７をリセットする。

第二カウンタ回路３が桁上信号２０を発生する時間は、
基準クロック信号１２とカウンタのビット数で決まって
いる。また第一カウンタ回路ｌと第三カウンタ回路７の
出力をラッチ、リセットを行うのに必要な時間は、使用
する素子により簡単に算出できるので、第一カウンタ回
路１と第二カウンタ回路３に必要なビット数は少なくと
も上記のラッチおよびリセットの期間を最小限度確保で
きるようにしておけばよい。このラッチおよびリセット
が終了してから第二カウンタ回路３の桁上信号２０を第
三カウンタ回路７へ送ってやれば、第三カウンタ回路７
は、見掛は上第二カウンタ回路３の上位ビットとしてカ
ウントを行っているのと同じである。

第２図のｇ点にて再び被変換信号１５の変化により切換
信号１６が反転したとする。基準クロック信号１２は、
信号切換器９により再び第一カウンタ回路１へ入力され
、第一カウンタ回路１はカウントを開始する。この第一
カウンタ回路１の桁上信号１９が発生する前に、ラッチ
信号１４により第二カウンタ回路３のカウント値を信号
選択器２を通して（ここでは、第二カウンタ回路３のカ
ウント値を選択している。）第一ラッチ回路群４ヘラ・
シチし、同じく第三カウンタ回路７のカウント値を第二
ラッチ回路群８ヘラッチする。

ラッチが完了したら、第二カウンタ回路３および第三カ
ウンタ回路７をリセット信号１３によってリセットする
。そして第一カウンタ回路１の桁上信号１９はオアゲー
ト６を通り、第三カウンタ回路７のクロック入力へ入力
される。このｇ点からは、第一カウンタ回路１からみれ
ばすでに上記ｅ点からの動作と全く同じであり、以降、
上記の動作を繰り返す。これによってデータ出力Ｄ０〜
Ｄ、。１〜Ｄ、、は被変換信号の周期に応じたディジタ
ルデータとしてとり出される。

〔発明の効果〕

以上説明したように、本発明は、いままで上位ビットま
で複数必要であったカウンタ回路を、下位ビットのみ複
数にし、上位ビットのカウンタ回路を共通にすることに
より、簡単な回路構成でもって、従来と全く同じ機能を
実現できる効果がある。したがって本発明によれば、チ
ップ面積が小さく低コストの集積回路化された周波数−
ディジタル変換回路が得られその効果は大である。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック構成図。 第２図はその動作タイミングチャート。 第３図は従来例を示すブロック構成図。 第４図はその動作タイミングチャート。 １．２７・・・第一カウンタ回路、２．２９・・・信号
選択器、３．３１・・・第二カウンタ回路、４．２８・
・・第一ラッチ回路群、５．６・・・オアゲート、７・
・・第三カウンタ回路、８．３０・・・第二ラッチ回路
群、９．３５・・・信号切換器、１０．４２・・・分周
器、１１．３２・・・リセット信号、１２．３４・・・
基準クロック信号、１３．３７・・・リセット信号、１
４．３３．３６・・・ラッチ信号、１５．３８・・・被
変換信号、１６．４０・・・切換信号、１７．１８．３
９．４１・・・信号切換器出力、１９．２０・・・桁上
信号、２１・・・第三カウンタ回路入力、Ｄ０〜Ｄ　ｍ
　、０ｍ＋１””ＤＩｌ　、Ｄｏ’〜Ｄ、／・・・デー
タ出力。

Claims (1)

【特許請求の範囲】
1. （１）被変換信号に同期した切換信号を発生する手段と
   、 上記切換信号により基準クロック信号を切り換えて２個
   のカウンタ回路に入力しそれぞれカウントを行いその出
   力をそれぞれラッチし、選択的にディジタルデータとし
   て出力する変換手段とを含む周波数−ディジタル変換回
   路において、上記変換手段は、 上記切換信号により上記基準クロック信号を切り換える
   信号切換器と、 この信号切換器により切り換えられた上記基準クロック
   信号をそれぞれカウントし、所定時間後に桁上信号を発
   生する第一および第二カウンタ回路と、 この第一および第二カウンタ回路の上記所定時間内の計
   数出力を上記切換信号により選択的にとり込む信号選択
   器と、 この信号選択器からの出力をラッチし下位ビットのディ
   ジタルデータを出力する第一ラッチ回路群と、 上記第一および第二カウンタ回路からの上記桁上信号を
   入力しカウントする第三カウンタ回路と、この第三カウ
   ンタ回路の出力をラッチし上位ビットのディジタルデー
   タを出力する第二ラッチ回路群と を含むことを特徴とする周波数−ディジタル変換回路。