JPH02149019A - 改善された周波数出力発生器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は周波数発生器に関するものであり特に与えられ
た入力周波数に比例するある周波数を有する一連の出力
パルスを発生する周波数発生器に関するものである。

［従来の技術］ 印加された入力信号に比例するある周波数を有する出力
パルスの列を発生させるために、種々のタイプの手法が
利用できる。このような手法にはアナログ技術およびデ
ィジタル技術の両方が含まれる。標準的なアナログ技術
は単一のチップ形式または個々別々の回路形式の電圧−
周波数変換器を利用するものである。この種の技術は、
費用のかかることに、較正を目的として、複数の基準レ
ベルと複数の可変抵抗または切替手段を必要とする。代
替え的に、ディジタル技術およびアナログ技術を組み合
わせたものが利用できるが、基準レベルおよび／または
較正について、同様の種々の不利益を有する。すべてマ
イクロコンピュータ技術とすることは、特に高い周波数
で、大幅な実行時間がかかるタイマ出力を必要とする。

別の技術には、広範な周波数範囲にわたり、高い分解能
または識別力を実現するのに、マイクロコンピュータと
ビットレート逓倍器（マルチプライヤ）およびディジタ
ルカウンタを組み合わせたものがある。

上述の理由から、発生器に入力された入力信号の周波数
を表示するある出力信号を発生しかつ広範な周波数範囲
にわたり程度の高い分解能をもつ出力信号を発生するよ
う比較的廉価な部品を利用する発生器を開発することが
望ましいものとなっている。

［発明の概要］ 本発明は、印加された入力信号の周波数を表示するある
出力信号を発生するよう、できるだけ最小数の廉価部品
を利用する周波数発生回路を提供することにより、従来
技術に関連の種々の問題およびその他の問題をも解決す
るものである。周波数発生回路は、モニターされる入力
信号を１５ビツトワードに変換し、これを８ビツトバス
を介して２つの８ビツトのラッチ部品へ導くマイクロプ
ロセッサを有し、第１のラッチ部品が１５ビツトワード
のうちの８ビツトをそして第２ラッチ部品が１５ビツト
ワードの残りのビットを受容する。

これらのラッチ部品の出力は、入力信号を表示するある
出力信号を発生するために、カスケード配列にて相互接
続された複数のビットレート逓倍器の入力に使用される
。この出力信号は、結果的にここから得られることにな
る出力のスケーリングを行うために、操作者によって与
えられる入力に応答するプログラマブル周波数分割器へ
入力される。プログラマブル周波数分割器から得られる
出力は、周波数発生回路へ与えられる入力信号の周波数
を表示し、そして、操作者の種々の要求に従ってスケー
リングが行われる。

［好ましい実施例の詳細な説明］ 図面を参照すると、本発明の好ましい実施例が例示され
ているが、本発明は、これに限定されるものではない。

第２Ａ図〜第２Ｃ図は本発明な具体化した回路ｌ○の模
式図である。回路１ｏは、第２Ａ図〜第２Ｃ図全体で図
示されるように相互接続される第２Ａ図に図示の信号調
整装置１２とマイクロプロセッサ１４．１６、第２Ｂ図
に図示のラッチ部品１８．２ｏ、２２とビットレート逓
倍器２４．２６．２８および第２Ｃ図のプログラム可能
な周波数分割器３０とを備える。

信号調整装置１２は、一つまたはそれ以上のアナログ信
号を受信し、これを増幅し、コモンモードノイズを低減
するためにろ波し、順次これをディジタル化する。信号
調整装置１２の出力はマイクロプロセッサ１４の入力へ
接続される。２つのマイクロプロセッサ（マイクロプロ
セッサ１４．１６）が図示されているけれども、その代
わりに、十分な容量を備える一つのマイクロプロセッサ
が使用可能であることに注意されたい。マイクロプロセ
ッサ１４が、バス３２を通じてラッチ部品１８．２０．
２２へ送信される複数の出力信号を発生する。マイクロ
プロセッサ１４からの出力信号は、ラッチ部品１８への
ビット伝送を可能にするイネーブル信号とラッチ部品２
０へのビット伝送を可能にするイネーブル信号と制御信
号３２とを含む、バス３２の容量はそれが８ビツトバス
であることに制限されない。ラッチ部品１８．２０．２
２はたとえばテキサス・インスツルメント社から入手可
能な部品Ｎｏ、７４ＬＳ３７４などの商業的に入手可能
な８ビツトのラッチ部品である。ラッチ部品１８の複数
の出力はビットレート逓倍器２４．２６の入力に接続さ
れ、ラッチ部品２０の複数の出力はビットレート逓倍器
２６．２８の入力に接続される。ビットレート逓倍器２
４．２６．２８はたとえばテキサス・インスツルメント
社から入手可能な部品Ｎｏ、７４９７などの商業的に入
手可能な部品である。出力周波数がｒｌのクロックが、
カスケード配列にて相互接続されたビットレート逓倍器
２４．２６．２８の各々へ入力される。ビットレート逓
倍器２６．２８の出力は、たとえばテキサス・インスツ
ルメント社から入手可能な部品Ｎｏ、７４ＬＳＯ２など
の商業的に入手可能なＯＲゲート３４へ接続される。Ｏ
Ｒゲート３４の出力は、プログラマブル周波数分割器３
０の入力へ接続される。

上述のように、ラッチ部品２２が、マイクロプロセッサ
１４からバス３２を介して入力信号を受容する。このラ
ッチ部品はまたマイクロプロセッサ１６から別の入力信
号を受容する。ラッチ部品２２の出力は、ビットレート
逓倍器２８へのイネーブル入力へ接続される。ラッチ部
品２２の別の出力は、ビットレート逓倍器２４．２６．
２８の全クリア入力へおよび出力がプログラマブル周波
数分割器３０のクリア入力へ接続されたインバータ３６
へ接続される。ラッチ部品２２のさらに別の出力がビッ
トレート逓倍器２８のストローブ入力へ接続される。最
後に、ラッチ部品２２の残りの出力はプログラマブル周
波数分割器３０の入力へ接続される。プログラマブル周
波数分割器３０は、測定される変量を指示するスケール
化ないし基準化された周波数出力を発生する。

動作を説明すると、信号調整装置１２は、たとえば米国
特許第４．７６３．５３０号明細書に開示せられるマス
フロー流量計などの装置からのアナログ信号を受信する
。上記の米国特許に開示される流量計は、２つの位相が
ずれた正弦波を発生しく第１図参照）、それらの位相の
ずれの程度が流量計を通る質量流量を指示する。かくし
て、このような流量計で、信号調整装置１２が受信する
信号は、標準的には、正弦波の零交差点（ｚｅｒ。

ｃｒｏｓｓｉｎｇ　ｐｏｉｎｔｓ）であり、信号調整装
置はこれを指示するディジタル信号を発生する（第１図
参照。なお図中、ｔ、はおる信号の零交差点間の時間を
示し、ｔ、は信号Ｂの零交差点間の時間を示し、ＣＢは
指定された信号Ｂの零交差点間のタイマーのカウントで
あるｅ　ｆ；ＸＡおよびＣＡについても同様である。こ
れらのディジタル信号は、流量計を通る流量を表示する
１５ビツトワードを生成するマイクロプロセッサ１４へ
送信される。マイクロプロセッサ１４が発生する１６番
目のビットは符合ビットである。マイクロプロセッサ１
４はまた、１５ビツトワードのうちの最初の８ビツトが
バス３２を通じてラッチ部品１８へ伝送せられるよう、
ラッチ部品１８ヘイネーブル信号を送信する。それは引
き続きラッチ１８を使用禁止にし、そして１５ビツトワ
ードのうちの残りのビットがバス３２を通じてラッチ２
０へ伝送せられるよう、イネーブル信号を送信する。こ
うして、マイクロプロセッサ１４は、１ワードの最初の
８ビツトをラッチ１へそして順次１ワードの残りのビッ
トをラッチ２へすべて８ビツトのバス （バス３２）を通じて導くことによって、バスの容量お
よびラッチ１８．２０の各容量を超えるビット長さを有
する１ワードの伝送を行う。各ビットレート逓倍器２４
．２６．２８は、ｒｏ＝ｍＸｒｔ／２’ （ここで、ｍは６ビツトのワード長さを有し、そしてｒ
ｌは先のクロックの出力周波数である）の関係を有する
ので、３つのビットレート逓倍器が、ラッチ１８．２ｏ
から送信される１５ビツトワードを収容するのに必要と
される。伝送されるワード長さに応じて、任意の数のビ
ットレート逓倍器がカスケード（縦続）配列にて相互接
続可能である、各ビットレート逓倍器２４．２６．２８
への複数の入力のうちの一つは、クロック入力周波数ｒ
、であるので、ＯＲゲート３４の出力は先のクロック入
力周波数および流量計が感知するマスフロー（質量流量
）に比例する信号を発生する。

１５ビツトワードのいずれの部分もマイクロプロセッサ
１６によってラッチ部品１８．２０へ伝送せられないま
えに、マイクロプロセッサ１６は回路１０の出力のスケ
ーリングに使用される別の５ビツトワードを発生する。

操作者は、たとえば、上側範囲および下側範囲の値など
の種々のスケーリング情報をマイクロプロセッサ１６へ
入力でき、マイクロプロセッサは、これを表わしそして
ラッチ２２への入力に利用せられる５ビツトワードの出
力信号を発生する。上述のように、ラッチ部品２２の複
数の出力うちの一つはビットレート逓倍器２４．２６．
２８をクリアし、そしてインバータ３６を通じてプログ
ラマブル周波数分割器３０をクリアするのに使用される
。別の出力がラッチ２２のイネーブルを行うのに利用さ
れる。ラッチ２２の残りの出力は、所望のスケーリング
因子（１／２’　　ここで、ｎはレート出力スケール因
子であり、０ないし３または４の値を有することができ
る）を発生するプログラマブル周波数分割器３０の入力
へ接続される。このようなプログラマブル周波数分割器
３０の使用によって、回路１０の出力のスケーリングが
可能となり、結果的にここから得られる出力信号の分解
能が改善される。上述の流量計について、プログラマブ
ル周波数分割器３０が発生する出力信号の周波数は、流
量計を通過する流量を表示しそしてこの出力信号は、所
望ならば、操作者によりスケール化できる。

４・　　の、Ｊ　を１日 第１図は、本発明の回路で処理される２つのマスフロー
流量計信号を図示する模式図である。

第２Ａ図は、本発明の回路の信号調整およびマイクロプ
ロセッシング要素の結線図である。

第２Ｂ図は、第２Ａ図の回路に接続可能な本発明の回路
のラッチ部品およびレート逓倍器部品の結線図である。

第２Ｃ図は、第２Ｂ図の回路に接続可能な本発明の回路
のプログラマブル周波数分割器の結線図である。

図中の各参照番号が示す主な名称を以下に挙げる。

１２　　　　　　　信号調整装置 １４．１６　　　　マイクロプロセッサ１８．２０．２
２　ラッチ部品 ２４．２６　　　　ビットレート逓倍器２８　　　　　
　　　ビットレート逓倍器３０　　　　　　　周波数分
割器 ３２　　　　　　　バス ３４　　　　　　　　０Ｒゲート ＦＩＧ、１

Claims (6)

【特許請求の範囲】
1. （１）与えられたアナログ入力信号に比例するある周波
   数を有する一連の出力パルスを発生する発生器において
   、 アナログ入力を所定のワード長さを持ったディジタル信
   号へ変換する手段と、 前記ワード長さの一部分を第１ラッチ手段へそして前記
   ワード長さの残りの部分を第２のラッチ手段へ伝送する
   手段と、 前記伝送手段と前記第１ラッチ手段と前記第２ラッチ手
   段との相互接続を行うバス手段と、前記第１ラッチ手段
   と前記第２ラッチ手段へ接続され、アナログ入力信号を
   表示する出力信号を発生する複数のレート逓倍器とを備
   え、 前記バス手段は、前記第１ラッチ手段に伝送される前記
   ワード長さの前記部分に近い容量を有する発生器。
2. （２）前記複数のレート逓倍器は縦続配列にて相互接続
   される請求項第１項記載の発生器。
3. （３）操作者入力データの導入が可能な第３のラッチ手
   段と、前記複数のレート逓倍器の出力のスケーリングを
   可能にするプログラマブル周波数分割器とを包含し、前
   記第３のラッチ手段は前記複数のレート逓倍器および前
   記プログラマブル周波数分割器へ接続される請求項第１
   項記載の発生器。
4. （４）前記複数のレート逓倍器の出力は前記プログラマ
   ブル周波数分割器へ接続される請求項第３項記載の発生
   器。
5. （５）前記バス手段の容量は、前記第１ラッチ手段およ
   び前記第２ラッチ手段の容量に近い請求項第１項記載の
   発生器。
6. （６）前記第１ラッチ手段および前記第２ラッチ手段の
   容量は、複数のレート逓倍器の各レート逓倍器の容量に
   近い請求項第１項記載の発生器。