JPS63500768A - 位相変化装置 - Google Patents
位相変化装置Info
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- JPS63500768A JPS63500768A JP61504827A JP50482786A JPS63500768A JP S63500768 A JPS63500768 A JP S63500768A JP 61504827 A JP61504827 A JP 61504827A JP 50482786 A JP50482786 A JP 50482786A JP S63500768 A JPS63500768 A JP S63500768A
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- 230000001105 regulatory effect Effects 0.000 claims description 4
- 230000035484 reaction time Effects 0.000 description 4
- 230000004044 response Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 230000005284 excitation Effects 0.000 description 2
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- 241000287462 Phalacrocorax carbo Species 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
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-
- H—ELECTRICITY
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
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- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。
Description
【発明の詳細な説明】
飯nu1厘
本発明は、発振器から送出される発振器信号を一割当てられている基本周波数に
関して調整0丁能な周波数の出力信号を発生すると、公称周波数信号と同相とな
る位相変化装置に関連し、該位相変化装置は公称周波数信号を出力信号と比較し
て時間段階で制御信号を計算する計算ユニットを含み、出力信号周波数はこのよ
うな制御信号の助けを借りて調整される。一方の信号の周波数が他方の周波数の
整数倍であれば、出力信号は公称周波数信号と同相となっている。計算ユニット
が所要の整数周波数変換と組み合って出力信号周波数を調整し信号間の位相差を
一定とする場合、タイミングパルス信号は同相となっている。しかしながら位相
等化は厳密な位相等化、すなわちゼロ位相差とする必要はない。
[背景技術]
モト1コーラ セミコンダクタ プロダクト社刊応用ノートAN−535号の文
献“位相固定ループ設計吊木″には位相変化構成に含まれる電圧制御VCX○水
晶発振器が記載されている。これらは異なるデジタルユニットを同期化する出力
信号を発生する。公知の計算ユニットはアナログ調整フィルタ及び位相検出器に
より制御されるチャージポンプを含み、その制御信号出力は発振器の調整電圧入
力に接続されている。アナログυItla V CX 0発振器は調整能力なし
に定周波数信号を発生するXO標準発振器のおよそ5倍の価格である。また、市
販のVCXO発振器を使用すると、アナログ調整電圧の発生が位相変化構成のデ
ジタル化の障害となり且つ周波数調整範囲が制限されるという技術的欠点が伴う
。
[発明の開示]
本発明に従った位相変化装置はその基本周波数信号がデジタル遅延回路に供給さ
れる簡単で調整不能な×O水晶発振器により、周波数可調整出力信号を発生する
という目的を達成する。遅延回路は平均時間が線型に変化する遅延を生じる。正
もしくは負の遅延変化度合により周波数が減少もしくは増大する。変化の度合が
大きいほど、周波数調整範囲は大きくなる。提案する位相変化装置は公称周波数
信号を遅延回路の出力信号と比較するデジタル計算ユニットを含んでいる。比較
の結果周波数差があれば、計算ユニットは出力信号が公称周波数信号と同相とな
るように遅延回路内の変化の程度を調整する。
位相変化装置の第1の実施例に従って、遅延回路の変化度合は2つの出力信号境
界周波数と関連した2つの変化度合境界間でステップ状に変動する。計算ユニッ
トのタスクは時間段階でデジタル計算を行って出力信号を公称周波数信号に調整
するための関連する変化度合を命令することである。第2の実施例では、遅延回
路は正の変化度合境界もしくは等しい負の変化度合境界もしくはOに等しい変化
度合で作動して、回路が下限周波数もしくは上限周波数もしくは境界周波数間の
発振器基本周波数の出力信号を発生するようにする。第2の実施例に従った計算
ユニットは前記3つの変化度合のいずれをどれだけの時間使用して平均周波数を
有する出力信号を得るかを決定し、許容可能な公称周波数信号への位相調整を行
う。両実施例共、下限周波数よりも低くはなく上限周波数よりも高くはない公称
周波数の整数倍に関する出力信号の位相等化をデジタルに行うことができる。
本発明の特許請求の範囲に開示されている。
図面の簡単な説明
次に本発明を添付図を参照として詳細に説明し、ここで、
第1図及び第2図は時間と共に線型に変化する遅延をどのように達成して周波数
調整に使用するかをそれぞれ原理的及びタイムチャートを借りて示している。
第3図は計算ユニットを含む第4図に従った位相変化装置に使用する遅延を与え
るための実際的な技術的解決方法を示し、計算ユニットの一つの実施例を第5図
に示しもう一つの実施例を第6図に示す。
発明の最善実施態様
第1図は時間tと共に線型に変化する遅延△、△−CXtを象徴的に示す。環状
の開放遅延回線1には一つの終端接点2から基本周波数信号が供給される。回線
の両端接点2.3間には基本周波数f。の−周期に等しい信号遅延がある、Δ2
−3 ”’ 1/fO’回路出力4は可変角速度で回転する滑動接点5を介して
回線に接続されている。滑動接点の回転は回路制御入力6〜8に受信される制御
信号により制御される。回転方向は制御入力6もしくは7の励起に応答してそれ
ぞれ時計廻りもしくは反時計廻りとなる。制御人力8を介して受信される信号が
角速度d△/dt=Cを決定する。角速度の信号コード、例えば“1:1000
”、すなわちc−io−3は1000基本周波数周期中に1基本周波数周期だけ
遅延が変化することを表わしている。
第2a図に標準化PCM (パルスコード変w4)ビットタイミング周波数であ
る0、5μs周期、すなわち2MHz基本周波数の基本周波数タイミング信号を
示す。
第2b図に時計廻り角速度”1:10’”に対する遅延タイムチャートを示し、
滑動接点5は時刻t。において終端接点2及び3上を滑動するものと仮定してい
る。
第2C図は時計廻り角速度“1:10”で発生して回路出力4から送出される出
力信号を示す。
第2b図に従った線型に増大する遅延により、5μs間に9つの出力信号周期が
送出される、すなわち出力タイミング周波数は1.88H2となる。第2d図及
び第2e図は反時計廻り角速度“”1:20”に対する遅延タイムチャート及び
関連する出力信号を示す。第2d図に従った線型に増大する遅延により、5μs
間に10.5個の出力信号周期が送出される、すなわち出力タイミング周波数は
2.IHH7となる。その時に関連する遅延時間によりある時点でどのようにし
て出力信号の振幅が形成されるかを第2図に破線で示す。
第3図に実際に使用可能な遅延回路の設計を示し、その遅延回線は多数の直列接
続論理遅延素子9からなっている。素子類の入力1oは基本周波数タイミング信
号を受信する。各素子がその反応時間によりD〜1nSの遅延を生じる場合、前
記したようにf。〜2HH2の基本周波数に適応された遅延線を提供するのに5
00素子必要である。完全に安定ではない一周期の基本周波数に等しい許容可能
な程度の遅延を実現することは実際上困難であるため、第3図に示す遅延鎖は鎖
遅延を少くとも基本周波数2周期とするのに充分な素子を含んでいる。
前記滑動接点5は出力12が遅延回路の出力を構成し且つ各入力が鎖端10.1
3もしくは鎖リンク14.15に接続されているセレクタ11により提供される
。セレクタは設定人力17、カウント方向入力18及びステップ入力19を有す
る、例えばモトローラ モジュラ−Nカウンタ MC54416により制御され
る。
設定人力17が励起されると、カウンタはある数に設定されそれによりセレクタ
は以後設定リンク15と呼ぶ鎖リンクの一つに設定される。設定リンク15は設
定リンクから得られる遅延とは少なくとも1基本周波数周期だけ異なる信号遅延
が鎖の終端10及び13から得られるように遅延領内で選定される。カウンタ設
定入力17は設定位相検出器20の出力に接続され、その比較入力は設定リンク
15及びセレクタ出力12へ接続される。
従来の設定位相検出器、例えばモトローラ位相周波数検出器MC12040、が
出力信号が設定リンクから受信づる信号と同相となる時に励起信号を送出する。
第1図に示す環状遅延回線は第3図に示す少なくとも2周期の遅延鎖9と、セレ
クタ11と、カウンタ16と設定位相検出器20を配置することにより、基本周
波数f。の安定度や遅延要素の反応時間りに厳しい要求をすることなく実現され
る。セレクタ(j、連続的カウンタ設定価により連続セレクタ入力に設定される
。カウンタ方向入力18の論理状態により、カウンタは前記時訓廻りもしくは反
時計廻り回転方向に従って、それぞれアップもしくはダウンカウントする。遅延
が達成されその時間は平均として線型に変化する。
カウンタのステップ人力19は制御入力22を有するステップタイミング発生器
21に接続されている。カウンタ設定値は各ステップタイミングパルスごとに1
単位変化する。
反応時間りとステップ周波数で、の積は前記角速度Cに対応する。このようにし
て、入力信号はその周波数foに無関係に遅延要素を使用してF整され、その反
応時間は1nSであり、ステップ周波数f、が1にH2変化するたびに”H+p
m=1xlO−”となる。
位相変化装置を第4図に示し、ここでは第3図に従つた遅延回路23が使用され
、この@路でカウンタ方向入力18及びステップタイミング制御人力22はデジ
タル計算ユニット24に接続されている。遅延回路は簡単な調整不能×0標準発
振器25から発生する基本周波数信号をその入力10に受信する。遅延回路出力
12は位相変化装置の出力を構成している。第5図及び第6図に各各実施例を示
ず計算ユニットは、回線段階で、位相変化装置の入力26に受信する公称周波数
信号を位相変化装置の出力12から送出される出力信号と比較し、関連する比較
結果に応答してカウント方向信号及びステップタイミング制御情報を発生する。
第5図の計算ユニットは位相変化装置ユニット12からの出力信号を受信する第
1の周波数カウンタ27及び位相変化装置入力26からの公称周波数信号を受信
する周波数逓倍器28を含んでいる。逓倍器は発振器周波数を公称周波数の整数
N倍に調整する場合に必要である。
PCM標準システムでは、23にH2同期化公称信号により例えば211にH2
ビットタイミング信号が発生する、すなわち逓倍器28は定数N=28−256
で周波数多重化を行う。N=1の場合にtよ、逓倍器は排除される。
逓倍器を必要とする場合、その出力は第2の周波数カウンタ29に接続される。
周波数カウンタ27及び29のゼロ設定及び始動制御入力は遅延手段30に接続
され、その入力は第2のカウンタ29がサイクル終止信号を送出するたびに励起
される。公称信号に関して出力信号の周波数がそれぞれ高過ぎるか低過ぎる場合
、第2のカウンタがカウンタを停止させるサイクル終止信号を送出する時に第1
のカウンタはすでに新しいサイクルを開始しているかもしくはそのサイクルを終
止する時間がない。このような従来のデジ20 、
タル2 カウンタ(220〜106)を使用して、出力信号を幾ppmだけ調整
しなければならないかという情報が第1のカウンタ27から得られる。遅延手段
30は適切な時間段階でカウンタ27及び29を始動させるように構成されてい
る。周波数調整情報を含む第10カウンタの最下位ビット位置はサイクル終止信
号により起動されるテーブル機能31を有するメモリ手段に接続されている。メ
モリ手段は遅延回路23内で所要のステップ周波数調整及びhラント方向変化を
行うステップ周波数変化に!!1する情報を記憶している。関連する調整情報を
付随するステップ周波数変化はメモリ手段31から算術ユニット32の第1の入
力へ送出され、その出力及び第2の入力はそれぞれ瞬時カウント方向及び瞬時ス
テップ周波数に関する情報を記憶するステップ周波数レジスタ330入力及び出
力に接続され、その大きさはステップタイミング制御信号としてステップタイミ
ング発生器210制御人力22へ転送される。
公称信号に関して出力信号の周波数がそれぞれ高過ぎるかもしくは低過ぎる場合
、メモリ手心から得られるステップ周波数変化によりステップ周波数レジスタに
記録された瞬時ステップ周ia数はそれぞれ増減しなければならない。変化によ
り発振器周波数よりもそれぞれ低いかもしくは高い出力信号周波数が生じると、
それぞれ正もしくは負のステップ周波数値が得られる。算術ユニット32が決定
するそれぞれ正もしくは負のプレフイクス符号により、ステップ周波数レジスタ
内のプレフイクス符号ビット位置34はそれぞれ論理°゛1nもしくは論理″′
O″状態をとり、プレフイクス符号ビット位置は遅延回路のカウント方向入力1
8に接続されている。
第5図に従った計算ユニットを含む位相変化装置は正確な周波数調整を行うこと
ができ、出力信号境界周波数は遅延回路カウンタ16及びセレクタ11の実際に
可能な最大ステッピングにのみ依存する。
第6図の計算ユニットは公称位相検出器35を含み、その一つの比較入力は位相
変化装置入力26からの公称周波数信号を受信し、その他方の比較入力は分周器
36を介して位相変化装置出力12へ接続されており、発振器周波数を公称周波
数のN倍に調整する場合出力信号周波数を一定の整数Nで分周する。N−1の場
合には、分周器は排除される。時間段階で受信される信号の時間と共に変動する
位相差すなわちその位相を修正しなければならない出力(M号により、例えばモ
トローラ位相周波数検出器MC1204,0等の従来のデジタル公称位相検出器
35は関連する論理状態をカウント方向信号として遅延回路のカウント方向入力
18へ送出しステップタイミング制御信号としてステップタイミングの発生器制
御人力22へ送出する。ステップタイミング発生器21は非作動すなわち出力信
号周波数が発振器周波数に設定されているか、もしくはステップタイミング信号
を送出し、その定周波数が位相変化装置の周波数調整範囲を決定する。反応時間
[)=inSで遅延要素を使用すると、前記したように、f5=18Hzの定ス
テップタイミング周波数により発振器周波数の1/100の調整範囲が得られる
。
公称位相検出器35が可能な3つの周波数、すなわち発振器周波数及び2つの調
整境界周波数のいずれをどれだけの期間送出してmen周波数を有する出力信号
を得るべきかを決定し公称周波数信号への許容可能な位相調整を行う。
第6図に従った計算ユニットを含む位相変化装置において、調整範囲は実際に可
能な最大遅延変化度合及び公称周波数信号と出力信号間の許容可能な瞬時位相差
に依存する。代りに、第6図に従った設計は第5図に従ったものよりも遥かに簡
単である。
国際調青報告
Claims (1)
- 【特許請求の範囲】 発振器25から送出される発振器信号を割当てられている基本周波数に関して調 整可能な周波数を有する出力信号が発生すると、公称周波数信号と同相となる位 相変化装置において、前記位相変化装置は公称周波数信号を出力信号と比較し且 つ時間段階で制御信号を計算する計算ユニツト(24)を含み、出力信号周波数 はこのような制御信号により調整され、前記発振器に接続され平均として線型に 変化する遅延時間を与える遅延回路(23)を特徴とし、前記回路の出力(12 )は位相変化装置の出力を構成しており、前記回路はまた遅延変化度合、すなわ ち基本周波数よりもそれぞれ低いかもしくは高い出力信号周波数を生じるそれぞ れ正及び負の変化度合を決定するデジタル制御信号を受信する制御端子(18, 22)を有し、前記計算ユニツト(24)は関連する制御信号をデジタルに発生 して前記制御端子(18,22)へ転送して出力信号を公称周波数信号と同相と する位相変化装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SE8504152-3 | 1985-09-06 | ||
SE8504152A SE449544B (sv) | 1985-09-06 | 1985-09-06 | Fasavstemningsanordning |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63500768A true JPS63500768A (ja) | 1988-03-17 |
Family
ID=20361314
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61504827A Pending JPS63500768A (ja) | 1985-09-06 | 1986-08-12 | 位相変化装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4780681A (ja) |
EP (1) | EP0236419B1 (ja) |
JP (1) | JPS63500768A (ja) |
SE (1) | SE449544B (ja) |
WO (1) | WO1987001534A1 (ja) |
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