JPS62503069A - 位相変調器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 位相変調器 この発明は位相変調器に関し、さらに詳しく述べれ１−ｆ、、分数Ｎ形の周波数 合成器におけるかがる位相変調器の使用に関するものでちる。

既知の形の位相変調器は、アナログ制御信号に左右される量だけ入力パルス列の パルスを遅延させることができる。かかる位相変調器は分数Ｎ形の周波数合成器 に含ｌれて、合成器内で作られる傾向のあるリップル信号？補償する装ｋｋ提供 し得るが、そのリップル信号は合成器の出力信号の周波数変調？もたらす。

分数Ｎ形の周波数合成器におけるかかる位相変調器の使用は、アナログ制御信号 が演算装置の出力で作られる論理信号から導かれる点で不利であり、このため論 理信号？アナログ制御信号に変換する装置才含める必要がある。

前記変換装置にはディジタル・アナログ変換器ＣＤＡＣ）が従来使用されている が、かかる変換器を含める必要があることは、分数Ｎ形の合成器のディジタル回 路に実現するために現在一般に使用されている論理アレイの形にＤＡＣ’（（容 易に一体化することができず、ｌたリップル信号を打消すにはＤＡＣの高度の直 線性が要求される、という点で不利である。

本発明は、ディジタル・アナログ変換器を含む必要がないように分数Ｎ形の周波 数合成器に組み込むことができる位相変調器？提供することに向けられている。

本発明により、初度レベルから変化することができる出力電圧を供給するように 配列された回路素子と、位相変調器による基準クロック信号のクロック縁の受信 に左右される時間で、所定の持続時間のあいだ一定の割合で出力電圧の変化７作 る働き？する装置と、その後回路素子の出力電圧を一定の割合で前記初度レベル に復帰させる働きｔする装置と、出力電圧の前記初度レベルへの復帰に左右され て出力パルスを発生させる発生器と、ｆｉｌｌ　％信号に左右されて回路素子の 出力電圧の復帰の割合または変化の割合？変更する装置とを含む位相変調器であ って、それによジ出力パルスの発生の時間を制御信号次第でクロック縁に関して 変化させることができる前記位相変調器が提供される。

出力パルスの発生の時間は、制御信号の付続時間次第でクロック縁に関して変化 されることが望ましい。

本発明を実施する位相変調器は、それら？分数Ｎ形の周波数台、成儀に組み込ん でＤＡＣｉ含める必要をなくすことができる点で有利であり、したがって前述の 不利（２軽減される。

位相変調器の回路素子は積分器であることができる。

変化２作る働きｔする装置は基準クロック信号によって使用可能にてれる定電流 源であることができ、出力電圧？復帰させる働きをする装置は発生器によって発 生される使用可能信号により使用可能にされる定電流源であることができ、１ｆ ｃ出力電圧の復帰の割合また（２変化の割合を変更する装置は制御信号により使 用可能にされる定電流源であることができる。

発生器は、積分器の出力電圧を基準電圧と比較して比較の結果に左右される出力 信号塗作る比較器と、基準クロック信号および比較器の出力信号に応じて出力パ ルスならびに使用可能信号２作る双安定回路とを含むことができる。

本発明により、分割器を介して位相検出器に供給される出力信号７作る電圧制御 発振器を持つ位相ロック・ループＣＰＬＬ　）であり、その位相検出器は基準源 からの基準信号と分割器からそれに供給される信号との間に位相差がある場合に 電圧制御発振器用の制御信号を供給する！＋９に配列されている前記位相ロック ・ループと、出力信号が基準信号の周改数！ニジ小さいステップで周波数分割さ れるように分割器の分割比全分数Ｎモードで変化させる使用可能装置と、ＰＬＬ および使用可能装置で作られる傾向のあるリップル信号を補償する補償装置でら り、リップル信号が出力信号の周波数変調ｒもたらす前記補償装置において、補 償装置は上記のような位相変調器上官み、位相変調器は制御信号次第で位相検出 器に供給される信号に関して基準信号を遅延させ′ｆ？：、ｖ１基準信号に関し て位相検出器に供給される信号を遅延させ、それによってリップル信号？補償す る働きをする前記補償装置と、使用可能装置に供給されるデータに応じて制御信 号を発生させる装置と、を含む分数Ｎ形の周波数合成器も提供される。

制御信号発生装置は電圧制御発振器からの出力信号次第でクロックされ、かつ使 用可能装置の演算装置からデータを供給される、ダウン・カウンタ？含むことが できる。

位相変調器は別法として、複数個の制御信号次第で遅延する働きをするように配 列されるが、それぞれの制御信号は制御信号ｒ発生させるそれぞれの装置によっ て発生され、各装置は使用可能装置の演算装置の異なるデケードからデータを供 給さｎる。

本発明を付図に関してこれから例として詳しく説明する。

第１図は本発明奮笑施する位相変調器の概略ブロック図でｂり、 第２図は第１図の位相変調器の作動の説明ｒ助けるために使用される波形図でら ジ、 第３図は位相ロック・ループ間接周波数合成器のブロック図でらり、 第４図は分数Ｎ形の周波数合成器のブロック図であり、 第５図は補償された分数Ｎ形の周波数合成器のブロック図であり、 第６図は本発明を実施する位相変調器を含む分数Ｎ形の周波数合成器のブロック 図であり、第７ａ図は位相変調器用の制御信号全発生させる装置のブロック図で あり、 第７ｂ図は第７ａ図の装置の作動を説明するのに用いられる波形図であり、 第８図は本発明を実施する位相変調器を含む別の分数Ｎ形周波数合成器のブロッ ク図’１６り。

第９図は第８図に示された配列におけるいろいろな事象のタイミングｒ示す波形 図でおる。

第１図では、基準クロック信号Ｆｒｅｆを受信するように配列されかつ出力パル ス列を供給する働きをする位相変調器が示されているが、その出力パルス列のパ ルスは（出力パルスの発生をもたらすクロック縁に関して〕制御信号に左右され る量だけ遅延される。位相変調器は、演算増幅器２と帰還コンデンサＣ１とから 敗る積分器、１の形ｔした回路素子を含む。積分器１の出力電圧Ｖは初度の所定 レベルＶ工にセットされ、演算増幅器２の正入力は基準電圧ｖ２に接続されてい る。

演算増幅器２の負入力は、定電流■。を積分器１に流す働きをする定電流源３に 接続されるとともに、定電流Ｉｄおよび工ｄヲ積分器１に流す働き？する１対の 定電流源４ならびに５にも接続されている。

位相変調器は、演算増幅器の形會した比較器７と、フリップ・フロップ８のよう な双安定回路と？備えている発生器６′４ｔも含む。比較器７の負入力は基準電 圧ｖ４に接続され、正入力は積分器１の演算増幅器２の出力に接続されている。

フリップ・フロップ８は、定電流源４をスイッチするのに用いられる使用可能信 号？そのＱ１出力で供給するとともに、出力パルス列をその百〇出力で供給する 働きをする。フリップ・フロップ８は基準クロック信号Ｆｒｅｆによってクロッ クされ、ｉ７’ｃＤ入力の値（絶えず論理の１　Ｄ＝１に保持されている〕が基 準信号Ｆｒｅｆの論理の１から論理の０への遷移（１１０遷移〕ごとにＱユ出力 に転送されるように配列されている。比較器７の出力（ａ積分器１の出力電圧次 第で、Ｑ０出力を論理の０にリセットする働きをする。

第１図の位相変調器の作動全第２図についてこれから説明する。

積分器の出力電圧は、位相変調器が定常状態にあるとき、すなわち定電流源３． ４および５がすべてスイッチ・オフされているとき、■よとなるようにセットさ れる。定電流源３は、例えばＦｒｅｆのレベルが７・イであるときに、Ｆｒｅｆ の周期の半分である持続時間τ、のろいだスイッチ・オンされるように配列され ている。

定電流源３がスイッチ・オンされるとき、定電流工。

は積分器１に流れ込むが、これは積分器の出力電圧Ｖ會初度値ｖ１から一定の割 合で降下させる。電圧の全降下は周期Ｔ１に゛わたってΔＶであり、第２図では 点線Ａによって示されている。周期Ｔユが終ると、すなわちＦｒｅｆの降下縁で 、定電流源３はスイッチ・オフされ、積分器１の出力電圧Ｖの降下が止まる。こ の点で、フリップ・フロップ８はＦｒｅｆの降下縁（１１０遷移〕によりトリガ され、Ｑ１出力はハイになる。７リツゾ、クロック８のハイＱλ出力は定電流源 ４七使用可能にし、つまり定電流Ｉｄが積分器１から流れそれによって積分器１ の出力電圧を上昇させる（第２図の点線Ｂによって示される通り〕。

積分器１の出力電圧が時間Ｔ２の経過後基準電圧ｖ４（Ｖｌに等しい〕に等しく なると、比較器７は電圧ｖ３の出力パルスを発生させる。この出力パルスは、Ｑ １出力が論理の０＆て復帰しかつ定電流源４がスイッチ・オフされるように、フ リップ・クロック８をリセットする。

Ｑｌ比出力１から０への変化は、フリップ・７０ツブ８のミ、出力の０から１へ の上昇に対応する。Ｑ出力の立上り縁は位相変調器の出力パルス列の出力パルス である。

第２図から見られる通り、フリップ・フロップ８がリセットされる時間、つまり Ｑ出力の立上り縁の発生の時間は、積分器１の出力電圧Ｖの降下まｆｃは立上り の割合を効果的に変更することによって変えられる。

この実施態様では、もう１つの定電流源５が積分器１の負入力に接続され、位相 変調器に供給される制御信号によってスイッチ・オンされる。スイッチ・オンさ れると、定電流Δ工ｄが積分器１から流れるが、これは積分器１の出力電圧Ｖの 立上り″または降下の割合？効果的に変更する。

第２図に示される例では、電流ΔＩｄは積分器１に電ｆｉ工。が流れているとき 持続時間Ｔｐのあいだスイッチ・オンされる。これは積分器１の出力電圧Ｖの降 下の割合？減少させる効果を有し、すなわち積分器１の出力電圧は電流工。が流 れる時間（Ｔ１〕のあいだレベル△ｖ２ｖ□よジ低く降下しないことを表わす。

したがって電流△工ｄが流れると、積分器１の出力電圧は、それが別の方法では 定電流源５葡使用可能にしなかった（第２図の電圧見通し図参照〕よりも速＜　 Ｖｌに復帰され、そしてフリップ・フロップ８はより早くリセットされる。

出力で１か調理のＯから１まで上る時間は、かくて、基準信号Ｆｒｅｆのクロッ ク縁に関する制御信号のタイミングおよび持続時間Ｔｐ次第で変えられる。した がって、位相変調器からの出力パルス列の出力パルスは、制御信号の持続時間に 左右される童だけＦｒｅｆのクロック縁に関して遅延される。

いま第６図から、間接周改数合成器１０が示されている。合成器１０は電圧制御 発振器（ｖｃｏ　）　１１　ｋ持つ位相ロック・ループ（ＰＬＬ　）　ｋ含み、 その出力周波数Ｆｏｎｔは分割比Ｎ？持つ可変分割器１２７ａ−介して位相検出 器１３に供給される。位相検出器１３は基準源１４から基準周波数Ｆｒｅｆを持 つ基準信号ケも受信し、その２つの入力の信号間に位相差がある場合はループ１ ５に沿って発振器１１に制御信号を供給する。位相検出器１３から発振器１１に 至る制御信号の方向は、位相検出器１３の入力信号間のどんな位相差でも最小ま で減少され、つまりこれら２つの入力信号の周波数のどんな差でもＯまで減少さ れるような方向である。

か（て、定常状態における合成器の出力周波数は次の通りである。

Ｆｏｕｔ−Ｆｒｅｆ　Ｘ　Ｎ　（ＩＩ 第＋１１式から見られるように、分割比Ｎ　ｉ　１だけ増減することによって得 られる出力周波の最小変化にＦｒｅｆである。かくて、第３図に示される合成器 で小さな周仮数出力のステップが要求される場合（儂、これは基準周波数Ｆｒｅ ｆ　ｋ減少することによってのみ達ｆｙｔ、される。

しかｌ−前述の通り、ＦｒｅｆＯ値が比較的低い場合は、装置は出力周波数の変 化の要求に応じるのが遅くなる。

第（１）式から明らかな通り、小さな周波数出力のステップはＮの分数を利用さ せる装ｋｋ提供することによって高速応答時間で達成することができる。かかる 合成器（（分数１ｑ形の周波数合成器として知られ、その実２Ｉｉｉｉ態様が第 ４図に示されている。

第４図に示される合成器では、基準周波数Ｆｒｅｆの比較円高い値、すなわち標 準としてｉ　００ｋＨｚが利用される。基準周彼数身。ｆの多数のサイクルにわ たってＮとＮプラスまたはマイナス整数との間で可変分割器１２の分割比を選択 的に制御することによって、小さな出力周波数のステップが得られる。例えばＮ およびＮ＋１の分割比の命令されたパターンは、出力周波数が下記のようなＮ平 均と呼ばれるＮの平均値を与えることが分かる Ｆｏｕ、ｔ−Ｆｒ６ｆ　Ｘ　Ｎ平均　（２）第４図に示される合成器では、可変 分割器１２の分割比は演算装置１６と加算器１７によって制御される。

演算装置１６（ζライン１８に沿って基堡周改数Ｆｒｅｆ葡受倍するとともに、 データ・パス１９に沿ってＦｒｅｆより少ない出力周波数のステップ？表わすデ ータを受イ３するように配列されている。演算装置１６の出力はライン２０によ って加算器１７に接続σれ、加算器１７もデータ・バス２１に沿ってＦｒｅｆよ り大きいかそれに等しい出力周波数のステップを表わすデータを受信するように 配列されている。選ばれた出力周波数に関する所要のＮ平均を作るのに適した所 望のＮ／（Ｎ＋１）パターンは、所要の１０進のＮの各デケードについてＤ形フ リップ・フロンｆ（図示されていない〕とＢＣＤ　７７０算器との組合せを待つ 演算装置によって得られる。例えば０．７８９のようなＮの分数部分を得るだめ には、３個のデケードが要求される。かかる配列は次の位のデケードｍ号の桁上 げ入力を供給する任意なデケードの桁上げ出力信号で要求されるような多数のデ ケードにわたることがあり、最上位のデケードの桁上げ出力信号は演算装置１６ からライン２０に沿って加算器１７に「＋１」の入力命令を供給する。

演算装置１６に供給されるデータ語は次の通りである。

め、また第２項はｄによって表わされる分数オフセットである。例えばＦｒｅｆ 　＝１００　ＫＨｚ　、最小ステップＩ　Ｑ　Ｑ　Ｈｚの装置を考えると、合成 器の出力周波数Ｆｏｎｔは４　Ｂ−６７８９１ＡＨｚにセットされる。可変分割 器の分割比Ｎの値は次のようになる これは７８．９　ＫＨｚのＦｒｅｆの倍数からオフセットを残し、したがって演 算装置１６に供給されるデータ語は次のようになる したがって、演算装置１６の所要容量は１０００であり、６つのデケードが要求 される。

この形の装置はスペクトル純度が低い欠点を持つが、これは連続して変化する分 割比によって可変分割器１２からのパルスが基準源１４から位相検出器１３の他 の入力に達するものに対し変化する時間で位相検出器１３０入力に達するからで ある。したがって位相検出器１３の出力は、基準周波数Ｆｒｅｆの整数倍からの 出力周波数Ｆｏｕｔのオフセットに関連した周波数で、一般にリップル信号と呼 ばれる父流成分を含む。リップル信号はループのｌわりに供給され、発振器１１ の周波数変調上もたらし、低いスペクトル純度ケ作ることになる。

第５図は出力信号Ｆ。ｕｔのスペクトル純度が改良される補償された分数ｊ（形 の合成器ケ示す。演算装置１６にあるＤ形フリップ・クロック〔図示されていな い〕の出力のデータは、発振器１１からの出力がスペクトル的に純粋であった場 合に、位相検出器１３の入力信号間に存在する位相差ケ表わす。したがって演算 装置１６の出力のデータ（２、ディジタル・アナログＣＩ）／’Ａ　）変換器２ ４によってアナログの形に変換され、このアナログは号は位相検出器のいずれか の入力、すなわち（位置Ａ″またはＢ〕に置かれる電圧制御遅延素子２６ｔ−制 御するのに用いられる。Ｄ／Ａ変換器２４から遅延素子２６に至る制御信号が正 しいレベルであるならば、位相検出器は可変分割器１２の分割比の変化から生じ るリップル信号に起因する位相の変動全認めない。したがって、発振器１１から の出力信号の擬似周波数変調は存在しない。

しかし、電圧制御遅延素子２６の使用は、それが前述のような制限を課すディジ タル・アナログ変換器２４の使用音必要とするので不利である。

ディジタル・アナログ変換器の使用に伴う問題は、電圧制御遅延素子２６’に本 発明による位相変調器に取り替えることによって回避することができる。

いま第６図から、本発明（（よる位相変調器２７がその基準クロック周波数Ｆｒ ｅｆ入力のクロック縁を遅延きせるように置かれているのが示されている。この 場合、位相変調器は制御信号の電圧振幅でになく持続時間に左右される量だけ到 来クロック縁？遅延させる。

変調器２０は第１図に示きれた形をとることができる。

制御信号は、ＦＯｕｔ　／　Ｉ　Ｑに等しい周波数？待つクロック信号によって クロックされる発生装置２８から得られる。発生装置２８は第７ａ図（（一段と 詳細に示きれており、すなわち発生装置２８は演算装置１６からのデータ？受信 するダウン・カウンタ２９會含むように示されている。ダウン・カウンタ２９は 、Ｆｒｅｆの論理の１１０遷移でＦｒｅｆのサイクルごとに一度演算装置１６か らのデータをロードするカウンタ２９にクロックする基準クロック周波数Ｆｒｅ ｆ　ｋ受信する。

ダウン・カウンタ２９は、演贋装置１６からそこにどんな数がロードされてもそ の数から０までカウント・ダウンしたときに１つが論理の「０」でらジ、他はＦ ｏｕｔ　／　１０の周波数でクロックされる、２個の入力を持つナンド（ＮＡＮ Ｄ　）ゲート３０の出力によってクロックされる。制御信号は、ダウン・カウン タ２９の０状態の出力の「０」およびクロック周波数Ｆｏｕｔ／１０次第で、Ｆ ｏｕｔ　／　１０個号によってクロックされるフリップ・クロック３１のＱ２出 力で発生される。基準周波数Ｆｒｅｆは０のときに、Ｑ２出力（すなわち制御信 号〕が０であるようにフリップ・７０ツノ３１會リセツトする。

第７ｂ図は、演算装置１６からのデータが３に等しいときの簡単な場合の発生装 置２８の波形ｒ示す。

制御信号の持続時間と演算装置１６からのデータとの間の関係を、第６図の分数 Ｎ形周波数合成器が下記の出力周波数？！−有すること、すなわち（ａ）　Ｆｏ ｕｔ　−（Ｎ十ｄ）Ｆｒｅｆ　（４まただしＮは整数であり、 ｄは分数オフセット（０＜ｄ＜１　）であることに基づき、また ＋１））　合成器の出カスベクトルが純粋である（すなわち、Ｆｏｕｔ信号の縁 が規則正しく隔離されている〕ことに基づいて説明する。

合成器の分割比がＮでおるとき、可変分割器１２から現われる信号のパルスの縁 間の時間’ｒｖａｒは次の通りである ただしＴｒｅｆは基準周波数Ｆｒｅｆの周期である。

第（５）式から見られる通り、時間ＴｖａｒはＴｒｅｆに等しくないので、基準 信号の縁と可変分割器の出力の縁との間の周期はＮおよびｄ次第で変化する。あ る時間に基準信号の縁と可変分割器の出力の縁とが全く一致するならば、次の可 変分割器の出力の縁は下記だけ次の基準信号の縁に先行する。

次の基準信号および可変分割器の出力の縁Ｚｆはこの量の２倍だけ分離され、そ の次は３＋Ｉ！ｔ、以下同様に、（Ｎ＋１）が可変分割器１２に入れられるまで 分離される。

演算装置１６にらるフリップ・７０ツゾ（図示されていない〕の出力におけるデ ータは位相検出器１３０入力の分離と同じパターンで増加することが明らかにさ れる。したがって、このデータはリップル信号を除去するために打消信号音発生 させるのに使用される。

位相検出器１３が出力信号Ｆ’ｏｕｔに１大な周波数変調（リップル信号による 〕？与えないならば、位相検出器１３０入力のいずれかが適当な量だけ遅延され たり、打消信号がその出力に加えられた。すする。第６図では、位相変調器２７ は位相検出器１３の基準局彼奴入力に置かれている。

第６図において、位相変調器２７は第１図にしたがって構成ちれている。第２図 は位相変調器２了のいろいろな部分の信号の波形の例であり、パルス縁の相対タ イミング？説明するために言及されている。

位相変調器２７では、定電流工。は１／２Ｔｒｅｆに等しくなるように選択され ている固定周期Ｔｌのあいだ流れる。周期Ｔ□の終りに、電流工。はズイツチー オフされ、電流Ｉｄがスイッチ・オンされる。電流Ｉｄは、積分器の出力の電圧 が電流Ｉｄのスイッチ・オン前のその値に復帰する葦で流れる。したがって電流 工。の流れによる積分器の出力の電圧降下は次の通ジである。

ただしＴ２は積分器１の出力電圧Ｖがｖｌに復帰するあいだＩｄが流れなければ ならない時間である。

既に示された通り、位相検出器１３の入力はその全サイクル中にΔｔだけそれぞ 几の分離？増加する。基準信号式。ｆがＴｏの時間だけ遅延され、ＴｏはＴ　ｌ ＋Ｔ　２に等しく、次に位相検出器１３の基準入力に供給されるならば、位相検 出器の入力の分離は定電流ＩＣ−１またはＩｄの適当な変化により、つまジ時間 ＴよまたはＴ２にわたって積分器１の出力電圧の変化の割合上効果的に変えるこ とによって、一定に保つことができる。

位相検出器の入力信号が七の最後の発生で一致した場合は、基準信号はそれらが 次の発生で一致？保つべきならば童ムｔだけ早く生じなけれ（ゲならない。した がって、位相変調器２７によって与えられた新しい遅延に、持続時間Ｔ、のあい だ電流工。を減少させるのに有効なＴｐの持続時間中電流△Ｉｄｉスイッチ・オ ンすることによって達成される（Ｔｏ−ａｔ〕でなければならない。

時間Ｔ□にわたる積分器の出力を時間（Ｔ２−Δｔ〕にわたる出力に等しくする と下記が得られる（Ｉｃ−工ｄ）Ｔｐ　＋　Ｉｃ（Ｔ１−Ｔｐ）　＝　（Ｔ２− △ｔ）工ｄこれから次のようになる △ｔ？代入すると したがって所要の遅延は、第（９）式勿並べ直した下記の関係式により、時間Ｔ 、のあいだΔＩｄ’ｚスイッチ・オンすることによって達成される もし△ＩｄがＩｄに等しくなるように選択されるならば、時間Ｔ、は第（４）式 〔■υ式に代入することによって出力周波数で表わすことができる、すなわちし たがって、電流ΔＩａ　（＝　Ｉａ　）は出力周仮数Ｆｏｎｔのｄサイクルのろ いだ流れなければならない。

位相検出器１３０入力が一致した時間の後で位相検出器に達する各基準縁につい ては、基準縁を遅延させて一致を保つように△工、が流れなければならない時間 での長さはｄ、２ｄ、３ｄ−−一のようにサイクルごとに増加する。演算装置１ ６にあるフリップ・フロツノの出力のデータは同じ形式で増加するが、ただしデ ータの実際の値はｄ、２ｄ、３ｄ−’−一ではなく、下記の通りである。　・ したがって位相変調器２７の電流△Ｉｄｌｒスイッチ・オンする制御信号は、第 ７ａ図および第７ｂ図に関して説明された発生装置から得られる。ダウン・カウ ンタ２９は、演算装置の出力のデータ（ｄ、　２ｄ、３ｄ−−一依存？与える〕 に等しい初度値にセットされかつ出力周波数Ｒｒｅｆ　（（Ｎ＋ｄ　）に反比例 の関係を与える〕でクロックされる。ダウン・カウンタ２９がクロックされてカ ウント・ダウンするとき論理の１１」である「０状態」信号が発生され、またダ ウン・カウンタ２９が０までカウント・ダウンしたとき論理の「０」となる。こ の信号は下記に等しい電流？ターン・オンする。

特定の実施態様では、合成器はＦｒｅｆ　＝　１００　ＫＨｚで４０〜７　Ｑ　 １ｖＧ（ｚ　ｆカバーすることができ、かつ１００　Ｈｚの最小ステップ・サイ ズケ持つことができる。

普通は１０／１１分割器（第６図の分割器２２参照〕である、２モジユラスのプ リスケーラ？使用して、出力周洩数Ｆ。ｕｔｋａの値、すなわちより低いパワー の論理によって処理されるオフセット周波数まで減少させることができる。分割 器２２の出力は発生装置２８をクロックして、可変分割器１２に供給される。ダ ウン・カウンタ２９に駆動するパルスの幅は１０倍妊れる（分割器２２による分 割により）ので、発生装置２８からの匍ｊ御信号によってスイッチされる電流△ Ｉｄの値に１［１で分割されなければならない。

分ｇｌｌ器２２０分割比は、ダウン・カウンタがクロックされているときはすべ て１０または１１のいずれかでなければならない。Ｆｏｕｔ／１０とＦ。ｕｔ／ １１のレート・パルスの混合物がカウントされる場合（グ、ダウン・カウンタ２ ９にロードされる数とスイッチされた平均電流との間の関係の直線性がこわされ るであろう。

１１分割の状態は、４　Ｑ　Ｗ（ｚの１１０サイクルもの間、すなわち２．７５ マイクロ秒の間続くことがある。

いま第８図から、６個の発生装置３０．３１．３２つま９６１固のダウン・カウ ンタが含まれている別の分数１４形合成器が示されている。

第７ａ図のダウン・カウンタ２９１’ｌ、発生装置２８に組み込ｉｈ、ｆｃとき 、４■２という低い割合で９９９個も°の数多いパルスケカウントしなければな らないことがあった。これは２５０マイクロ秒ケ要し、１０マイクロ秒離れた２ 個の基準レート縁間では終ることができなかった。この問題は、１０００の状態 が可能な１個ダウン・カウンタではなく、おのおの１０の状態が可能な６個のダ ウン・カウンタ上用いることによって克服される。それぞれ１０　ＫＨｚ％　Ｉ 　ＫＨ２％および１００Ｈｚのような６個のダウン・カウンタはすべて分割器２ ２の出力によってクロックされるが、各ダウン・カウンタは演算装置１６の１つ のデケードからデータをロードされる。各ダウン・カウンタは、それぞれ１０　 ＫＨｚ　、Ｉ　ＫＨｚおよび１００Ｈｚカウンタについて比ｉｏｏ：ｉｏ：ｉで スケールされた異なる電流△工１１Δ工２、ΔＩ３にスイッチする。任意なカウ ンタの最大ランダウン時間はいま４　ＭＨｚの１０サイクルの持続時間、すなわ ち２．５マイクロ秒でらる。これは基準周波数Ｆｒｅｆの１０マイクロ秒の周期 内におさまることができる。

第９図は第８図の実施態様で生じるいろいろな事象のタイミングケ示す。

ダウン・カウンタ３　Ｑ　（ＣＴｌすなわち４０　ＭＨｚ　＝０．２５μｓの最 大遅延＝１０サイクル後、できるだけ速やかに動作？開始する（周期ｔ、参照〕 。周期Ｂは位相検出器の立上Ｖ縁が生じなければならないときを示す。これは、 可変分割器が出力縁を与える直後に１１分割のプリスケーラ比？提供するからで ある。これは装置の位相オフセットに制御ａを置く。

ノリスケーラの１１分割の状態はすべてＴ４より前に終了しなければならない。

これを達成する最大時間は４０　ＭＨｚ　＝　２．７５　ｐｓの１１０サイクル である。Ｄは位相検出器に送られる遅延てれた基準信号の縁を表わす。

Ｆｔｃ、　２゜ 手続補正書（自発） 昭和６２年２月１ｇ日

Claims (8)

【特許請求の範囲】
1. １．初度レベル（Ｖ１）から変化することができる出力電圧（Ｖ）を供給するよ うに配列された回路素子（１）と、位相変調器による基準クロック信号（Ｆｒｅ ｆ）のクロック縁の受信に左右される時間で、所定の持続時間のあいだ一定の割 合で出力電圧（Ｖ）の変化を作る働きをする装置（３）と、その後回路素子（１ ）の出力電圧を一定の割合で前記初度レベルに復帰させる働きをする装置と、出 力電圧の前記初度レベルヘの復帰に左右されて出力パルスを発生させる発生器（ ６）と、制御信号に左右されて回路素子の出力電圧の復帰の割合または変化の割 合を変更する装置（５）とを含む位相変調器であつて、それにより出力パルスの 発生の時間を制御信号次第でクロック縁に関して変化させることができることを 特徴とする前記位相変調器。
2. ２．出力パルスの発生の時間は制御信号の持続時間次第でクロック縁に関して変 化されることを特徴とする請求の範囲第１項記載による位相変調器。
3. ３．回路素子（１）が積分器の形をしていることを特徴とする請求の範囲第１項 または第２項記載による位相変調器。
4. ４．変化を作る働きをする装置（３）は基準クロック信号（Ｆｒｅｆ）により使 用可能にされる定電流源であり、出力電圧（Ｖ）を復帰させる働きをする装置（ ４）は発生器（６）により発生される使用可能信号によつて使用可能にされる定 電流源であり、また出力電圧の復帰の割合または変化の割合を変更する装置（５ ）は制御信号により使用可能にされる定電流源である、ことを特徴とする請求の 範囲第１項、第２項または第３項記載による位相変調器。
5. ５．発生器（６）は積分器（２）の出力電圧（Ｖ）を基準電圧（Ｖ４）と比較し て比較の結果次第で出力信号を作る比較器（７）と、基準クロック信号（Ｆｒｅ ｆ）および比較器（７）の出力信号に応じて出力パルスならびに使用可能信号を 発生させる双安定回路（８）とを含む、ことを特徴とする請求の範囲第１項ない し第４項のどれでも１つの項記載による位相変調器。
6. ６．分割器（１２）を介して位相検出器（１３）に供給される出力信号を作る電 圧制御発振器（１１）を持つ位置ロック・ループ（ＰＬＬ）であり、その位相検 出器は基準源（１４）からの基準信号と分割器（１２）からそれに供給される信 号との間に位相差がある場合に電圧制御発振器用の制御信号を供給するように配 列されている前記位相ロック・ループと、出力信号が基準信号の周波数より小さ いステップで周波数分割されるように分割器（１２）の分割比を分数Ｎモードで 変化させる使用可能装置と、ＰＬＬおよび使用可能装置で作られる傾向のあるリ ップル信号を補償する補償装置であり、リップル信号が出力信号の周波数変調を もたらす前記補償装置において、補償装置は請求の範囲第１項ないし第５項のど れでも１つの項記載による位相変調器を含み、位相変調器は制御信号次第で位相 検出器に供給される信号に関して基準信号を遅延させたり、基準信号に関して位 相検出器に供給される信号を遅延させ、それによつてリップル信号を補償する働 きをする前記補償装置と、使用可能装置に供給されるデータに応じて制御信号を 発生させる装置と、を含むことを特徴とする周波数合成器。
7. ７．制御信号を発生させる装置は電圧制御発振器（１１）からの出力信号次第で クロックされかつ使用可能装置の演算装置（１６）からデータを供給されるダウ ン・カウンタ（２９）を含む、ことを特徴とする請求の範囲第６項記載による周 波数合成器。
8. ８．位相変調器は複数個の制御信号次第で、制御信号を発生させるそれぞれの装 置によつて発生されるそれぞれの制御号を遅延させる働きをし、各装置は使用可 能装置の演算装置（１６）の異なるデケードからデータを供給される、ことを特 徴とする請求の範囲第６項または第７項記載による周波数合成器。