JPS59175220A - デイジタル周波数制御回路 - Google Patents
デイジタル周波数制御回路Info
- Publication number
- JPS59175220A JPS59175220A JP58049837A JP4983783A JPS59175220A JP S59175220 A JPS59175220 A JP S59175220A JP 58049837 A JP58049837 A JP 58049837A JP 4983783 A JP4983783 A JP 4983783A JP S59175220 A JPS59175220 A JP S59175220A
- Authority
- JP
- Japan
- Prior art keywords
- down counter
- circuit
- output
- square wave
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000284 extract Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 230000010363 phase shift Effects 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 3
- 101000860173 Myxococcus xanthus C-factor Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は同期回路に用いることができるディジタル周波
数制御回路に関するものである。
数制御回路に関するものである。
従来例の構成とその問題点
近年、ディジタル機器間の同期を取るための同期回路が
、頻繁に使用されており、同期回路には発振周波数を制
御できる周波数制御回路が使用されている。
、頻繁に使用されており、同期回路には発振周波数を制
御できる周波数制御回路が使用されている。
以下図面を参照しながら従来のディジタル周波数制御回
路について説明する。第１図は従来のディジタル周波数
制御回路の構成であり、（１１はディジタル−アナログ
変換器、（２）は低域通過フィルタ、（３）は電圧制御
発＆器である。Ｋピッ１− （Ｋは正の整数）の信号Ｄ
１．・・・ＤＫをディジタル−アナログ変換器（１）に
入力し、このディジタル−アナログ変換器１１）のアナ
ログ出力Ｅを低域通過フィルタ（２）に通し、低域通過
フィルタ（２）の出力Ｆを電圧制御発振器（３）に通し
、重圧制御発振器（３）の出力信号Ｇを、Ｎビットの信
号ＤＩ ｒ・・・ｒ）Ｋによって周期が制御された方形
波Ｇとするような構成をとっている。
路について説明する。第１図は従来のディジタル周波数
制御回路の構成であり、（１１はディジタル−アナログ
変換器、（２）は低域通過フィルタ、（３）は電圧制御
発＆器である。Ｋピッ１− （Ｋは正の整数）の信号Ｄ
１．・・・ＤＫをディジタル−アナログ変換器（１）に
入力し、このディジタル−アナログ変換器１１）のアナ
ログ出力Ｅを低域通過フィルタ（２）に通し、低域通過
フィルタ（２）の出力Ｆを電圧制御発振器（３）に通し
、重圧制御発振器（３）の出力信号Ｇを、Ｎビットの信
号ＤＩ ｒ・・・ｒ）Ｋによって周期が制御された方形
波Ｇとするような構成をとっている。
このように構成されたディジタル周波数制御回路・°に
ついて、その動作を以下に説明する。ディジタル−アナ
ログ変換器ｔｌ）でにビットのディジタル信号り、・・
・ＤＫをアナログ信号Ｅに変換し、低域通過フィルタ（
２）でアナログ信号Ｅを低域成分のみの信号Ｆに変換し
、信号Ｆにより、電圧制御発振器（３）の出力方形波Ｇ
の届期を制御する。
ついて、その動作を以下に説明する。ディジタル−アナ
ログ変換器ｔｌ）でにビットのディジタル信号り、・・
・ＤＫをアナログ信号Ｅに変換し、低域通過フィルタ（
２）でアナログ信号Ｅを低域成分のみの信号Ｆに変換し
、信号Ｆにより、電圧制御発振器（３）の出力方形波Ｇ
の届期を制御する。
しかしながら、上記のような構成においては、ディジタ
ル−アナログ変換器＋ＩＪｌｔ用いているためにコスト
が高くなるということや、重圧制御発振器（３）が電源
電圧の変動に弱く、温度によってＦＪ波数が変化しやす
いということなどの問題点を有していた。
ル−アナログ変換器＋ＩＪｌｔ用いているためにコスト
が高くなるということや、重圧制御発振器（３）が電源
電圧の変動に弱く、温度によってＦＪ波数が変化しやす
いということなどの問題点を有していた。
発明の目的
本発明は、ディジタル信号の値によって、出力方形波の
一定時間内におけるクロック数を変化することを可能と
するディジタル周波数制御回路を提供することを目的と
するものである。
一定時間内におけるクロック数を変化することを可能と
するディジタル周波数制御回路を提供することを目的と
するものである。
発明の構成
上記目的を達成するために、本発明は、アップダウンカ
ウンタと、一定の周波数の方形波発振器と、発振器の出
力方形波に対して位相がずれたＬ個（Ｌは正の整数）の
方形波φ１．・・・φ１・を発生壱せる位相シフト回路
と、選択状態が上記アップダウンカウンタの計数値によ
って決定され、方形波φｌ。
ウンタと、一定の周波数の方形波発振器と、発振器の出
力方形波に対して位相がずれたＬ個（Ｌは正の整数）の
方形波φ１．・・・φ１・を発生壱せる位相シフト回路
と、選択状態が上記アップダウンカウンタの計数値によ
って決定され、方形波φｌ。
・・φｔ、の中から１つの方形波φを取り出すデータ選
択回路と、Ｎビット（Ｎは正の整数）のディジタル信号
Ｓｌ、・・・ＳＮによって分局比が定まり、方形波φを
分周し、分周された方形波が上記アップダウンカウンタ
によって計数されるように上記アップダウンカウンタと
接続された分周回路とを備え、方形波φｌ、・・・φｔ
、の位相をそれぞれθｌ、・・・θＬ１としたとき′０
≦θ１≦θ２≦・・・≦θｉ、≦２πになっており、上
記アップダウンカウンタの計数値が１つずつ増加した場
合に、上記データ選択回路によってθとして、・・・φ
１．φ２・・・φＬ、φｌ・・・の順か、もしくは・・
・φｉ、 、 ｌ ｒ−□。
択回路と、Ｎビット（Ｎは正の整数）のディジタル信号
Ｓｌ、・・・ＳＮによって分局比が定まり、方形波φを
分周し、分周された方形波が上記アップダウンカウンタ
によって計数されるように上記アップダウンカウンタと
接続された分周回路とを備え、方形波φｌ、・・・φｔ
、の位相をそれぞれθｌ、・・・θＬ１としたとき′０
≦θ１≦θ２≦・・・≦θｉ、≦２πになっており、上
記アップダウンカウンタの計数値が１つずつ増加した場
合に、上記データ選択回路によってθとして、・・・φ
１．φ２・・・φＬ、φｌ・・・の順か、もしくは・・
・φｉ、 、 ｌ ｒ−□。
・・・φ１．≠Ｌ・・・の順かのどちらかで選択される
よう構成され、上記アップダウンカウンタＳＯによって
計数方向が選択され、Ｓｌ・・・ＳＮによって一定時間
内のパルス数が制御されるよう構成されており、従って
ディジタル信号Ｓ。、Ｓ７．・・・ＳＮにより上記デー
タ選択回路の出力方形波の平均周期が制御されるもので
ある。
よう構成され、上記アップダウンカウンタＳＯによって
計数方向が選択され、Ｓｌ・・・ＳＮによって一定時間
内のパルス数が制御されるよう構成されており、従って
ディジタル信号Ｓ。、Ｓ７．・・・ＳＮにより上記デー
タ選択回路の出力方形波の平均周期が制御されるもので
ある。
実施例の説明
以下本発明の一実施例を図面に基づいて説明する。第２
図は本発明の一実施例における周波数制御回路の構成図
を示すものである。第２図において、０１）はアップダ
ウンカウンタであり、計数方向を決定する信号として信
号Ｓｏが入力されており、計数される信−号として信号
“Ｂが入力されている。
図は本発明の一実施例における周波数制御回路の構成図
を示すものである。第２図において、０１）はアップダ
ウンカウンタであり、計数方向を決定する信号として信
号Ｓｏが入力されており、計数される信−号として信号
“Ｂが入力されている。
ａ２は多岐のものから１岐を選択するデータ選択回路で
あり、カウンタ０１）の計数値Ｍビット（Ｍは正の整数
）の信号Ａｌ、・・・ＡＪｖｌが選択状「２を決定する
入力信号であり、同一周期Ｔの位相の異なるＬ個の信号
（Ｌは正の整数）φ０．−２・・・φＬ、のうちから１
つの信号Ｃを選択するようになっている。（至）は分局
器であり、Ｎビットのディジタル信号（Ｎは正の整数）
Ｓ、、Ｓ２．・・・ＳＮによって分局比Ｋ（Ｋは正の整
数）が決定され、信号Ｃを分周して、信号Ｂを出力する
。Ｌ個の方形波φ１．φ２．・・・φＬ、の位相をそれ
ぞれθｌ、θ２．・・・θＬとすると、０≦θ、≦θ２
≦０３・・・≦θＬ、≦２πになっており、カウンタ（
ロ）が１つずつ増加しているときには、Ｃ信号として、
・・・φｌ、φ２．・・・φＬ、、φｌ・・・の順に選
択されるように信号φ１．φ２・・・−Ｌ、と信号Ａ、
；Ａ２・・・ＡＭが配置されている。
あり、カウンタ０１）の計数値Ｍビット（Ｍは正の整数
）の信号Ａｌ、・・・ＡＪｖｌが選択状「２を決定する
入力信号であり、同一周期Ｔの位相の異なるＬ個の信号
（Ｌは正の整数）φ０．−２・・・φＬ、のうちから１
つの信号Ｃを選択するようになっている。（至）は分局
器であり、Ｎビットのディジタル信号（Ｎは正の整数）
Ｓ、、Ｓ２．・・・ＳＮによって分局比Ｋ（Ｋは正の整
数）が決定され、信号Ｃを分周して、信号Ｂを出力する
。Ｌ個の方形波φ１．φ２．・・・φＬ、の位相をそれ
ぞれθｌ、θ２．・・・θＬとすると、０≦θ、≦θ２
≦０３・・・≦θＬ、≦２πになっており、カウンタ（
ロ）が１つずつ増加しているときには、Ｃ信号として、
・・・φｌ、φ２．・・・φＬ、、φｌ・・・の順に選
択されるように信号φ１．φ２・・・−Ｌ、と信号Ａ、
；Ａ２・・・ＡＭが配置されている。
このように構成された本実施例について以下その動作を
説明する。まず、信号Ｓｏによって信号Ｃの平均周期Ｔ
ｏを信号φｊ（ｉ＝１．２．・・・Ｌ）の周期Ｔよりも
小さくするか、大きくするかが定まり、Ｎビットのディ
ジタル信号Ｓｌ、・・・ＳＮによっテ８ 期Ｔ。
説明する。まず、信号Ｓｏによって信号Ｃの平均周期Ｔ
ｏを信号φｊ（ｉ＝１．２．・・・Ｌ）の周期Ｔよりも
小さくするか、大きくするかが定まり、Ｎビットのディ
ジタル信号Ｓｌ、・・・ＳＮによっテ８ 期Ｔ。
を周期Ｔにくらべて、どの程度変化させるかが定まる。
以上のように、本−施例によれば、同一周期Ｔで位相の
異なる方形波をφ１．・・・φｔ、を選択する順番と、
選択の頻度を制御することにより、方形波Ｃの平均周期
Ｔ。を制御することを可能にしている。
異なる方形波をφ１．・・・φｔ、を選択する順番と、
選択の頻度を制御することにより、方形波Ｃの平均周期
Ｔ。を制御することを可能にしている。
第８図は本発明の具体的な一実施例である。第８ Ｔｈ
’ｌにおいて、アップダウフカ９ンタ鋤のカウント方向
を決定する（べ月として信号、Ｓｏが入力され、計数さ
れるクロック入力として方形波Ｂが入力され、計数値は
２ビットバイナリ信号Ａ、、Ａ２として出力されている
（Δ、はＬＳＢで、Ａ２はＭＳＢである）。
’ｌにおいて、アップダウフカ９ンタ鋤のカウント方向
を決定する（べ月として信号、Ｓｏが入力され、計数さ
れるクロック入力として方形波Ｂが入力され、計数値は
２ビットバイナリ信号Ａ、、Ａ２として出力されている
（Δ、はＬＳＢで、Ａ２はＭＳＢである）。
（イ）は方形波発振器であり、この発摂器＠の出力は位
相シフト回路骨に入り、４種類の位相の異なる方形波φ
１．φ２．φ３．≠、に変換さフ１．る。位相シフト回
！（ハ）は（２８１）〜（２８８）の遅延素子によって
実現されている。（ハ）はデータ選択回路であり、カウ
ンタＱ］）からの計数値Ａ、、Ａ２によつ°Ｃ選択状態
が定まり、入力方形波φ１．φ２．φ３．φ４のうちか
ら１つの方形波を選択し、方形波−として出力する。こ
のときのデータ選択の規則を第１表に示す。
相シフト回路骨に入り、４種類の位相の異なる方形波φ
１．φ２．φ３．≠、に変換さフ１．る。位相シフト回
！（ハ）は（２８１）〜（２８８）の遅延素子によって
実現されている。（ハ）はデータ選択回路であり、カウ
ンタＱ］）からの計数値Ａ、、Ａ２によつ°Ｃ選択状態
が定まり、入力方形波φ１．φ２．φ３．φ４のうちか
ら１つの方形波を選択し、方形波−として出力する。こ
のときのデータ選択の規則を第１表に示す。
（以下余白）
第１表
に）・は方形波分周回路であり、４ビツトのノくイナリ
カウンタ（２５１）により実現されている。カウンタ（
２５１）はクロック入力端子ＣＫにφが入力され、デー
タ入力端子ＤＡに４ビットデータＳ１． Ｓ２ 、 Ｓ
ｓ 、 Ｓ４（Ｓ＋はＬＳＢ、Ｓ、はＭＳＢである）が
入力され、リップルキャリヤ端子ＲＣから方形波Ｂが出
力され、この方形波Ｂがロード端子Ｌｌ）に入力されて
いる。
カウンタ（２５１）により実現されている。カウンタ（
２５１）はクロック入力端子ＣＫにφが入力され、デー
タ入力端子ＤＡに４ビットデータＳ１． Ｓ２ 、 Ｓ
ｓ 、 Ｓ４（Ｓ＋はＬＳＢ、Ｓ、はＭＳＢである）が
入力され、リップルキャリヤ端子ＲＣから方形波Ｂが出
力され、この方形波Ｂがロード端子Ｌｌ）に入力されて
いる。
カウンタ（２５１）はＣＫＱ子の入力方形波の立上りエ
ツジをカウントし、計数値が１５になるとＲＣ端子はハ
イレベルになり、計数値が１５以外の値になるとＲＣ＃
子はローレベルになる。また、ＬＤ端子がハイレベルの
ときは、ＤＡ端子に入力されている信号が計数値にセッ
トされ、ＬＤ端子がローレベルのときは、ＤＡ端子から
の入力信号が無視されるような働きをする。
ツジをカウントし、計数値が１５になるとＲＣ端子はハ
イレベルになり、計数値が１５以外の値になるとＲＣ＃
子はローレベルになる。また、ＬＤ端子がハイレベルの
ときは、ＤＡ端子に入力されている信号が計数値にセッ
トされ、ＬＤ端子がローレベルのときは、ＤＡ端子から
の入力信号が無視されるような働きをする。
発明の効果
以上の説明から明らかなように、本発明はアナログ的要
素を廃して、ディジタル信号のみによって周波数制御回
路を構成されているため、ＬＳＩ（あるいはＩＣ）化が
容易であり、温度特性の影響を受けに＜＜、電源電圧の
変動の影響を受けにくい。従ッて、このディジタル周波
数制御回路を同期回路に使用した場合暇安定な同期回路
が得られる。
素を廃して、ディジタル信号のみによって周波数制御回
路を構成されているため、ＬＳＩ（あるいはＩＣ）化が
容易であり、温度特性の影響を受けに＜＜、電源電圧の
変動の影響を受けにくい。従ッて、このディジタル周波
数制御回路を同期回路に使用した場合暇安定な同期回路
が得られる。
第１図は従来のディジタル周波数制御回路の構成を示す
ブロック図、第２図は本発明のディジタル周波数制御回
路の一実施例の構成を示すブロック図、第８図は本発明
のディジタル周波数制御回路の一実施例の具体的な構成
を示すブロック図である。 Ｑｌ）・・・アップダウンカウンタ、Ｑ′４・・・デー
タ選択回路、０・・・分局回路、ｅｌ）・・・アップダ
ウンカウンタ。 翰・・・方形波発振器、ＯＩ−・位相シフト回路、 （
２８１）〜（２ｓａ）・・・遅延回路、ｅｌ４・・・デ
ータ選択回路、（ハ）・・・分局器、 （２５１）・・
・ノ（イナリカウンタ代理人 森本義弘
ブロック図、第２図は本発明のディジタル周波数制御回
路の一実施例の構成を示すブロック図、第８図は本発明
のディジタル周波数制御回路の一実施例の具体的な構成
を示すブロック図である。 Ｑｌ）・・・アップダウンカウンタ、Ｑ′４・・・デー
タ選択回路、０・・・分局回路、ｅｌ）・・・アップダ
ウンカウンタ。 翰・・・方形波発振器、ＯＩ−・位相シフト回路、 （
２８１）〜（２ｓａ）・・・遅延回路、ｅｌ４・・・デ
ータ選択回路、（ハ）・・・分局器、 （２５１）・・
・ノ（イナリカウンタ代理人 森本義弘
Claims (1)
- 【特許請求の範囲】 １、 アップダウンカウンタと、一定の周波数の方形波
発振器と、発Ｍ器の出力方形波に対して位相がずれたＬ
個（Ｌは正の整数）の方形波φ１・・・φ、を発生させ
る位ｔ■シフト回路と、選択状態が上記アップダウンカ
ウンタの計数値によって決定され、方形波φｌ、・・・
≠、の中から１つの夕形波−を取り出すデータ選択回路
と、Ｎビット（Ｎは正の整！ａ）のディジタル信号Ｓ１
．・・・ＳＮによって分局比が定まり、方形波φを分周
し、分周された方形波がＬ記アツプグウンカウンタによ
って計数されるように上記アップダウンカウンタと接続
された分周回路とを備え、方形波−１゜・・・φＬ、の
位相をそれぞれθｌ、・・・θ、としたとき０≦θ１≦
θ２≦・・・≦θＬ≦２πになっており、上記アップダ
ウンカウンタの計数値が１つずつ増加した場合に、上記
データ選択回路によってθとして・・・−１，φ２．・
・・−ト、−１・・・の順か、もしくは・・・−り。 −し−１，・・・φｌ、φｉ・・・の順かのどちらかで
選択されるよう構成され、上記アップダウンカウンタＳ
、。 によって計数方向が選択され、Ｓｌ、・・・ＳＮによっ
て一定時間内のパルス数が制御され抵よう構成されたデ
ィジタル周波数制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58049837A JPS59175220A (ja) | 1983-03-24 | 1983-03-24 | デイジタル周波数制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58049837A JPS59175220A (ja) | 1983-03-24 | 1983-03-24 | デイジタル周波数制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59175220A true JPS59175220A (ja) | 1984-10-04 |
Family
ID=12842191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58049837A Pending JPS59175220A (ja) | 1983-03-24 | 1983-03-24 | デイジタル周波数制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59175220A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62230118A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | デジタル位相同期ル−プ回路 |
| JPS63500768A (ja) * | 1985-09-06 | 1988-03-17 | テレフオンアクチ−ボラゲツト エル エム エリクソン | 位相変化装置 |
-
1983
- 1983-03-24 JP JP58049837A patent/JPS59175220A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63500768A (ja) * | 1985-09-06 | 1988-03-17 | テレフオンアクチ−ボラゲツト エル エム エリクソン | 位相変化装置 |
| JPS62230118A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | デジタル位相同期ル−プ回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101077745B1 (ko) | 스펙트럼 확산 클록 발생 회로, 지터 발생 회로 및 반도체장치 | |
| CN109964404B (zh) | 高线性度相位内插器 | |
| US5970110A (en) | Precise, low-jitter fractional divider using counter of rotating clock phases | |
| KR100211186B1 (ko) | 파형 정형장치 및 클럭 공급장치 | |
| US9041443B2 (en) | Digital phase-locked loop using phase-to-digital converter, method of operating the same, and devices including the same | |
| TWI304293B (en) | Duty cycle corrector circuit with widely operating range | |
| US4669099A (en) | Digital frequency multiplier | |
| US4902920A (en) | Extended range phase detector | |
| US4368439A (en) | Frequency shift keying system | |
| US7180339B2 (en) | Synthesizer and method for generating an output signal that has a desired period | |
| JPH07101847B2 (ja) | デジタルフェイズロックドループ装置 | |
| US8319563B2 (en) | Digitally controlled oscillator | |
| US4286223A (en) | Wideband digital frequency discriminator and phase and frequency detector | |
| JPS59175220A (ja) | デイジタル周波数制御回路 | |
| US4633183A (en) | Constant resolution frequency synthesizer | |
| Chou et al. | A 125MHz 8b digital-to-phase converter | |
| JPH047134B2 (ja) | ||
| EP1518323A1 (en) | Phase-locked loop with incremental phase detectors and a converter for combining a logical operation with a digital to analog conversion | |
| US6593815B2 (en) | Full digital phase locked loop and circuitry for utilizing the same | |
| JP2615589B2 (ja) | 同期式発振回路 | |
| JP3053008B2 (ja) | 信号生成方法および装置、電圧生成方法および装置 | |
| SU1525880A1 (ru) | Устройство формировани сигналов | |
| CN109274375A (zh) | 一种压控延时单元以及高精度时间数字转换器 | |
| JPS582493B2 (ja) | デイジタルイソウドウキカイロ | |
| JPH0661807A (ja) | ディジタルデューティファクタ調整回路 |