SU1525880A1 - Устройство формировани сигналов - Google Patents
Устройство формировани сигналов Download PDFInfo
- Publication number
- SU1525880A1 SU1525880A1 SU884359265A SU4359265A SU1525880A1 SU 1525880 A1 SU1525880 A1 SU 1525880A1 SU 884359265 A SU884359265 A SU 884359265A SU 4359265 A SU4359265 A SU 4359265A SU 1525880 A1 SU1525880 A1 SU 1525880A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- frequency
- inputs
- divider
- output
- input
- Prior art date
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Изобретение относитс к технике формировани сигналов со сложными законами изменени частоты и фазы и может быть использовано дл формировани частотно и фазоманипулированных сигналов, а также получени сеток частот с малыми приращени ми. Целью изобретени вл етс расширение функциональных возможностей путем получени сетки высокостабильных колебаний с малым приращением частоты. Устройство формировани сигналов содержит генератор 1 опорной частоты, реверсивные счетчики 2 и 12, делитель 3 частоты, цифровые умножители 4 и 7 частоты, мультиплексор 5, регистр 6 сдвига, второй делитель 8 с переменным коэффициентом делени , фазовый детектор 9, сумматор 10, цифроаналоговый преобразователь 11, фильтр 13 нижних частот, первый делитель 14 с переменным коэффициентом делени , управл емый генератор 15. Устройство позвол ет сформировать в широком диапазоне частот сетку высокостабильных колебаний с малыми приращени ми частоты. 1 ил.
Description
СП 1C ел
00
00
tail
пвЗ
Изобретение отьюситс к импульсной технике, в частности к технике формировани сигналов со сложными законами изменени частоты и фазы, и может быть использовано дл формировани частотно- и фазоманипулированных сигналов , а также получени сеток частот с малыми приращени ми.
Цель изобретени - расширение функциональных возможностей путем получени сетки высокостабильных колебаний с малыми приращени ми частоты.
На чертеже представлена блок-схема устройства.
Устройство формировани сигналов с малым приращением частоты содержит генератор 1 опорной частоты, первый реБерс1шный счетчик 2, делитель 3 час тоты, цифровой умножитель 4 частоты, мультиплексор 5, регистр 6 сдвига, цифровой умножитель 7 частоты, второй делитель 8 с переменным коэффициентом делени , фазовый детектор 9, сумматор 10, цифроанапоговый преобразователь 11 (ЦАП), второй реверсивный счетчик 12, фильтр 13 нижних частот , первый делитель 14 с переменным коэффициентом делени , управл емый генератор 15. При этом генератор 1 опорной частоты, фазовьп детектор 9, сумматор 10, фильтр 13 нижних частот, управл емый генератор 15, первьш делитель 14, регистр 6 сдвига и мультиплексор 5 соединены последовательно, Выход мультиплексора 5 подключен к второму входу фазового детектора 9. Делитель 3 частоты, второй цифровой умножитель 4 частоты, второй делитель 8; первый реверсивный счетчик 12 и второй реверсивный счетчик 2 соединены последовательно. Выходы второго реверсивного счетчика 2 соединены с управл ющими входами мультиплексора 5. Выход первого делител 14 через первый цифровой умножитель 7 частоты соединен с тактовым входом регистра 6 сдвига. Выходы первого реверсивного счетчика 12 соединены с входами 1Ц1фроаналогового преобразовател 11, выход которого соединен с вторым вхо дом сумматора 10. Входы пр мого и обратного счета реверсивных счетчиков 2 и 12 вл ютс входами установки знака изменени частоты. Управл ющие входы делителей 8 и 14 с переменными коэффициентами делени и второго цифрового умножител 4 частоты вл ютс входами установки частоты. Управл ю-
щие входы первого цифрового умножител 7 частоты вл ютс входом установки величины временного сдвига сигнала обратной св зи.
Устройство работает следук цим образом .
На управл ющих шинах первого делител 14, второго цифрового умножител 4 частоты и второго делител 8 в соответствующих кодах (двоичном, двоично-дес тичном или дес тичном) задаетс значение частоты выходного сигнала f,
вых
- t,
Ni
(1)
вых -о 1 ±
где (5 - частота ГОЧ;
К,, К - коэффициенты делени первого делител 14 и второго делител 8;
5
N« -.
рс
ди
коэффициент умножени умножител 4;
емкость первого реверсивного счетчика 12; коэффициент делени делител 3 частоты.
На управл ющих входах умножител 7 частоты устанавливаетс код, соответствующий величине времени задержки сигнала обратной св зи
5
0
,
и
где Т,
А длакс
(2)
- период частоты генератора 1;
Uijan макс Опорное напр жение ЦАП 11; срд максимальное напр жение на выходе фазового детектора 9.
Таким образом, коэффициент умножени первого умножител 7 должен быть равен
50
55
N,
45
UmQH ллакс
N
о
(3)
где NJ. - число разр дов регистра 6
сдвига.
В пределах емкости первого реверсивного счетчика 12 с выхода ЦАП 11 на второй вход сумматора 10 поступает ступенчатое напр жение с величиной ступени
л II yuan jwaicc N
Так как система ФАПЧ, включающа фазовый детектор 9, сумматор 10, фильтр 13, генератор 15, делитель 14 и управл емую линию задержки в соста
5
ве умножител 7, регистра 6 сдвига и мультиплексора 5, вл етс замкнутой системой регулировани , то внешнее воздействие на управл емый генератор 15 будет отрабатыватьс таким образом, чтобы напр жение на управл ющем входе генератора 15 было посто нным , т.е. напр жение на выходе детектора 9 будет обратным по отношению к напр жению на выходе ЦАП 11 В этой св зи в системе ФАПЧ существует так называемый скольз щий режим. За счет изменени фазы генератора 15 система ФАГП1 отрабатывает внешнее возмущение на входе генератора 15. При переполнении первого реверсивного счетчика 12 измен етс состо ние второго реверсивного счетчика 2, который определ ет задерж / сигнала обратной св зи.
В этот же момент напр жение на выходе ЦАП 11 скачком возвращаетс в начальное состо ние (в минимум или максимум в зависимости от знака в (1)). При этом этот скачок компенсируетс изменением посто нной составл ющей сигнала с выхода детектора 9 за счет изменени времени задержки сигнала обратной св зи.
Если инерционность системы ФАПЧ велика по сравнению с временем коммутации , фаза колебаний генератора 15 в этот момент не измен етс , т.е. система ФАПЧ не отрабатывает одновременно происшедших взаимообратных воздействий . В дальнейшем изменение фазы генератора 15 происходит в том же направлении, что и до переполнени счетчика 12.
Таким образом, устройство позвол ет сформировать в широком диапазоне частот сетку высокостабильных колебаний с малыми приращени ми частот. Изобретение может найти применение при формировании сигналов с частотной и фазовой модул цией, в устройствах ввода поправок в шкалу времени при высокоточном сличении, что приводит к повышению разрешающей способности систем и увеличению точности сличени шкал времени.
0
880
5
0
5
0
5
0
5
0
6
Claims (1)
- Формула изобретени Устройство формировани сигналов, содержащее соединенные последовательно генератор опорной частоты, фазовый детектор, сумматор, фильтр нижних частот, управл емый генератор, первьй делитель с переменным коэффициентом делени , соединенные последовательно первый реверсивньп1 счетчик и второй реверсивный счетчик, выходы которого подключены к управл ющим входам мультиплексора , выход которого сординен . с вторым входом фазовог О детектора, делитель частоты, цифроаналоговый преобразователь, выход которого соединен с вторьм входом сумматора, а входы - с выходами первого реверсивного счетчика, отличающее- с тем, что, с целью расширени функциональных возможностей путем получени сетки высокостабильньгх колебаний с малыми приращени ми частоты, в него дополнительно введены два цифровых умножитап частоты, второй делитель с переменным коэффициентом делени и регистр сдвига, выходы которого соединены с входами мультиплексора , вход делител частоты соединен с выходом генератора опорной частоты, а выход подключен к входу второго цифрового умножител частоты, выход которого соединен с входом второго делител с переменным коэффициентом делени , выход которого подключен к входу первого реверсивного счетчика, выход первого делител с переменным коэффициентом делени соединен с входами регистра сдвига и первого цифрового умножител частоты, выход которого соединен с тактовым входом регистра сдвига, выходы которого соединены с входами fyльтиплeкcopa, входы пр мого и обратного счета реверсивных счетчиков вл ютс входами установки знака изменени частоты, управл ющие входы делителей с переменными коэффициентами делени и второго цифрового умножител частоты вл ютс о входами установки частоты, управл ющие входы первого цифрового умножител частоты вл ютс входом установки величины временного сдвига сигнала обратной св зи.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884359265A SU1525880A1 (ru) | 1988-01-05 | 1988-01-05 | Устройство формировани сигналов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884359265A SU1525880A1 (ru) | 1988-01-05 | 1988-01-05 | Устройство формировани сигналов |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1525880A1 true SU1525880A1 (ru) | 1989-11-30 |
Family
ID=21347926
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884359265A SU1525880A1 (ru) | 1988-01-05 | 1988-01-05 | Устройство формировани сигналов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1525880A1 (ru) |
-
1988
- 1988-01-05 SU SU884359265A patent/SU1525880A1/ru active
Non-Patent Citations (1)
Title |
---|
Федосова Т.С. Гельфман Т.Э. Синтезатор частоты с использованием скольз щего режима в системе ФАПЧ - Труды МИРЭА, 1975, вып. 80, с. 29-42. Авторское свидетельство СССР № 1302424, кл. Н 03 К 7/04, 1984. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4609881A (en) | Frequency synthesizers | |
KR930001296B1 (ko) | 보간용 시간이산 필터장치 | |
US4339722A (en) | Digital frequency multiplier | |
EP0551915A1 (en) | Programmable fractional-N frequency synthesizer | |
EP0443242A2 (en) | High resolution direct digital synthesizer | |
US4418318A (en) | Digital phase-locked loop circuit | |
US4031476A (en) | Non-integer frequency divider having controllable error | |
GB2066626A (en) | Voltage converter | |
SU1525880A1 (ru) | Устройство формировани сигналов | |
US4633183A (en) | Constant resolution frequency synthesizer | |
EP0162496B1 (en) | Phase-locked loop with switchable phase detector | |
GB2052815A (en) | Digital frequency multiplier | |
JPH047134B2 (ru) | ||
RU2788980C1 (ru) | Измерительный генератор парных импульсов | |
SU1302424A1 (ru) | Способ управлени фазой колебаний генератора и устройство дл его осуществлени | |
SU920725A1 (ru) | Умножитель частоты | |
US3327228A (en) | Converters | |
SU1172011A1 (ru) | Цифровой синтезатор частоты | |
SU1149395A1 (ru) | Делитель-синтезатор частот | |
SU744569A1 (ru) | Умножитель частоты | |
SU1385228A1 (ru) | Умножитель частоты | |
SU1162014A1 (ru) | Делитель частоты | |
RU2119717C1 (ru) | Устройство фазовой синхронизации | |
RU2076411C1 (ru) | Цезиевый стандарт частоты | |
JPH07226674A (ja) | デジタル発振回路 |