SU1385228A1

SU1385228A1 - Умножитель частоты

Info

Publication number: SU1385228A1
Application number: SU864091290A
Authority: SU
Inventors: Игорь Сергеевич Калинин; Александр Владимирович Лапиров; Михаил Владимирович Шик; Александр Иванович Андреев
Original assignee: Предприятие П/Я Г-4173
Priority date: 1986-07-07
Filing date: 1986-07-07
Publication date: 1988-03-30

Abstract

Изобретение относитс к радиотехнике и св зи. Цель изобретени - повьгаение быстродействи .Устр-во содержит ЦАП 1, управл емый г-р 5,делитель 13 частоты,счетчики 14 и 15. Введены сумматоры (С) 2-4, регистры 6-9 пам ти, эл-ть1 10 и 11 задержки, опорный г-р 12, формирователи 16 и 17 импульсов, инвер тор 18. ЦАП 1 пре- ;Образует двоичный код, поступающий с С 2, в напр жение, к-рое подаетс на управл ющий вход г-ра 5, Периоды сигнала г-ра 5 F и входного сигнала 7 у, измен ютс с помощью соответственно счетчиков 14 и 15,причем на счетный вход счетчика 14 поступают импульсы с частотой г-ра 12, а на вход счетчика 15 - с частотой В К раз меньше, где К - коэф. делени делител 13. Результаты измерени (РИ) периодов F sx переписываютс соответственно в регистры 6 и 7 по импульсам с выходов Ф 17 и 16. Эл-ты 10 и 11 осуществл ют задержку импульсов с Ф 16 и 17 на врем , необходимое дл записи в регистр 6 и 7. После записи РИ F ,,,, оЫл в регистр 6 осуществл етс установка в ноль счетчика 14 и процесс измерени повтор етс в Установка ноль счетчика 15 осуществл етс после записи РИ F ex в регистр 7 и возобновл етс процесс измерени . РИ Fg в виде двоичного кода поступает на 1-е входы С 2 и 3, а результат измерени Fg, инвертируетс в инверторе 18 и поступает на С 3. Код разности РИ F вх и F , с С 3 подаетс на вход С 4, к-рый с помощью регистров 8 и 9 осуществл ет накопление кода разности после каждой корректировки , вызванной изменением частот Fj и/или F g,. На выходе .Q 2 образуетс скорректированный код входной частоты. Козф, умножени определ етс значением коэф. делени делител 13. Частота циклов корректировки соответствует F что обеспечивает высокое быстродействие . 1 ил. iS (Л оо СХ5 ел to 1С 00

Description

Изобретение относится к радиотехнике и связи и может быть использовано в измерительной технике в уст ройствах преобразования.частоты.

Цель изобретения - повышение быстродействия .

На чертеже представлена структурная электрическая схема умножителя частоты.

Умножитель частоты содержит цифроаналоговой’. преобразователь 1, первый,второй и третий сумматоры 2 4, управляемый генератор 5, первый, второй, Третий и четвертый регистры 6-9 памяти, первый и второй элемент 10 и 11 задержки,опорный генератор 12, делитель 13 частоты, первый и вторйй счетчики 14 и 15, первый и второй формирователи 16 и 17 импульсов и инвертор 18.

Умножитель частоты работает следующим образом.

Цифроаналоговой преобразователь преобразует двоичный код, поступающий с выхода первого сумматора 2, в напряжение, которое подается на управляющий вход управляемого генератора 5. Периоды сигнала управляемого генератора 5 F _&tJX и входного сигнала F . изменяются с помощью соответственно первого и второго счетчиков 14 и 15, причем на счетный, вход первого счетчика 14 поступают импульсы с частотой опорного генератора 12, а на счетный вход второго счетчика 15 поступают импульсы с частотой в К раз меньше, где К - коэффициент деления делителя 13. Результаты периодов F_Bk и F_gx переписываются соответственно в первый и второй регистры 6,7 по импульсам с выходов соответственно второго и первого формирователей 17 и 16.Элементы 10 и 11 осуществляют задержку импульсов с выходов первого и второго формирователей 16 и 17 на время, необходимое для записи информации в первый и второй регистры 6,7.После записи результатов измерения периода F_Btlx в первый регистр 6 осуществляется установка в ноль” первого счетчика 14 и процесс измерения периода повторяется. Установка в ноль второго счетчика 15 осуществляется после записи результатов измерения периода F_g)( во второй регистр 7 и возобновляется процесс измерения периода F _вх. Результат из мерения периода F_Вх в виде двоичного кода поступает на первые входы первого и второго сумматоров 2,3, а результат измерения периода Frbx инвертируется на инверторе 18 и поступает на второй вход второго сумматора 3. Код разности результатов измерения F_gx и F_gllx с выхода второго сумматора 3 подается на первый вход третьего сумматора 4, который с помощью третьего и четвертого регистров 8,9 осуществляет накопление кода разности после каждой корректировки, вызванной изменением частот F_Bx и/или F_gHX. Полученный результат поступает с выхода третьего регистра 8 на второй вход первого сумматора Таким образом на выходе первого сумматора 2 образуется скорректированный код входной частоты. Коэффициент умножения определяется значением коэффициента деления делителя 13.Частота циклов корректировки соответствует F._BMX , что обеспечивает высокое быстродействие. Цифровое управление, основанное на принципе статического сравнения параллельных кодов частот, защищает умножитель частоты от перерегулировок при рез-« ких изменениях частоты входного сигнала .

Claims

Формула изобретения 1'

Умножитель частоты, содержащий последовательно соединенные цифроаналоговый преобразователь и управляемый генератор, делитель частоты и первый счетчик, отличающийс я тем,что,с целью повышения быстродействия, введены второй счетчик, первый,второй,третий и четвертый регистры памяти, первый, второй и третий¹ сумматоры,первый и второй элементы задержки, первый и второй, фор'мирователи импульсов, инвертор и опорный генератор,выход которого соединен с входом делителя частоты и счетным выходом первого счетчика, выход делителя частоты соединен со счетным входом второго счетчика,установочный вход которого соединен с выходом первого элемента,выходы первого и второго счетчиков соединены с информационными входами соответственно первого и второго регистров памяти, первые входы первого и второго сумматоров объединены и соединены с выходом второго регистра памяти,вход записи которого объединен с входом первого элемента задержки и соединен с выходом первого формирователя импульсов, второй вход второго сумматора соединен с выходом инвертора,вход инвертора соединен с выходом первого регистра памяти, вход записи которого объединен с входом записи третьего регистра памяти, с входом второго элемента задержки и соединен с выходом второго формирователя импульсов, выход второго сумматора соединен с первым входом третьего сумматора, выход которого соединен с информа ционным входом третьего регистра памяти, выход третьего регистра памяти соединен с вторым входом первого

5 сумматора и с информационным входом четвертого регистра памяти, выход которого соединен с вторым входом третьего сумматора, вход записи четвертого регистра памяти объединен с 10 установочным входом первого счетчика и соединен с выходом второго элемента задержки, выход первого сумматора соединен с входом цифроаналогового преобразователя,выход управля15 емого генератора соединен с входом второго формирователя импуль-²сов.