SU1149395A1 - Делитель-синтезатор частот - Google Patents

Делитель-синтезатор частот Download PDF

Info

Publication number
SU1149395A1
SU1149395A1 SU823510547A SU3510547A SU1149395A1 SU 1149395 A1 SU1149395 A1 SU 1149395A1 SU 823510547 A SU823510547 A SU 823510547A SU 3510547 A SU3510547 A SU 3510547A SU 1149395 A1 SU1149395 A1 SU 1149395A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
accumulating adder
adder
inputs
Prior art date
Application number
SU823510547A
Other languages
English (en)
Inventor
Виталий Иванович Козлов
Original Assignee
Kozlov Vitalij
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kozlov Vitalij filed Critical Kozlov Vitalij
Priority to SU823510547A priority Critical patent/SU1149395A1/ru
Application granted granted Critical
Publication of SU1149395A1 publication Critical patent/SU1149395A1/ru

Links

Landscapes

  • Analogue/Digital Conversion (AREA)

Abstract

ДЕЛИТЕЛЬ-СИНТЕЗАТОР ЧАСТОТ , содержащий последовательно соединенные цифроаналоговый преобразователь и фильтр нижних частот, выход которого  вл етс  выходом устройства, а также первый накапливающий сумматор, тактовый вход которого  вл етс  входом, а первый кодовый вход - первым информационным входом устройства, отличающийс  тем, что, с целью расширени  функциональных возможностей путем уменьшени  помех дробности , в него введены блок делени , счетный триггер, мультиплексор и второй накапливающий сумматор, вход переноса которого соединен с выходом переполнени  первого накапливающего сумматора, а выход переполнени  - с входом счетного триггера , выход которого подключен к управл ющему входу мультиплексора, информационные входы которого подключены к выходам пр мого и обратного кодов второго накапливающего сумматора, тактовый вход i OTOporo соединен с тактовыми входами первого накапливающего сумматора н блока делени , входы делител  и делимого которого подключены соответственно к первому и второму информационным входам устi ройства, а выход частного и остатка - соответственно к кодовому входу второго и к СЛ второму кодовому входу первого накапливающих сумматоров. 4 ;о со со ел

Description

Фи.7 Изобретение относитс  к области радиотехники и может быть использовано в приемопередающих и измерительных системах, например, дл  получени  сетки стабильных частот. Известно устройство, в котором функции делител  частоть выполн ет накапливающий сумматор (накопительный регистр), коэффициент делени  которого равен , где q - емкость сумматора, а - число на входе сумматора. Это устройство можно также рассматривать как синтезатор частот поскольку при подключении к входам опорного генератора с частотой fo на выходе образуетс  сетка частот fsux fo- a/q с щагом , равным fo/q. Вь1ходным сигналом делител   вл етс  последовательность импульсов переполнени  сумматора 1. Недостатком данного устройства  вл етс  то, что период следовани  импульсов переполнени  при некратных числах а и q непосто нен , что вызывает так называемые помехи дробности (системные помехи). Наиболее близким к изобретению по технической сущности  вл етс  устройство, содержащее последовательно соединенные накапливающий сумматор, цифроаналоговый преобразователь и фильтр нижних частот 2. Однако, выполн   роль делител  частоты со средним коэффициентом делени , равным , известное устройство имеет высокий уровень помех дробности, что сужает возможности его использовани . Целью изобретени   вл етс  расщирение функциональных возможностей путем уменьшени  помех дробности. Указанна  цель достигаетс  тем, что в делитель-синтезатор частот, содержащий последовательно соединенные цифроаналоговый преобразователь и фильтр нижних частот, выход которого  вл етс  выходом устройства, а также первый накапли вающий сумматор, тактовый вход которого  вл етс  входом, а первый кодовый вход - первым информационным входом устройства, введены блок делени , счетный триггер, мультиплексор и второй накапливающий сумматор, вход переноса которого соединен с выходом переполнени  первого накапливающего сумматора, а выход переполнени  - с входом счетного триггера, выход которого подключен к управл ющему входу мультиплексора, информационные входы которого подключены к выходам пр мого и обратного кодов второго накапливающего сумматора, тактовый вход которого соединен с тактовыми входами первого накапливающего сумматора и блока делени , входы делител  и делимого которого подключены соответственно к первому и второму информационным входам устройства, а выход частного и остатка - соответственно к кодовому входу второго и к второму кодовому входу первого накапливающих сумматоров . На фиг. 1 приведена структурна  схема предлагаемого делител -синтезатора частот; на фиг. 2 - импульсна  диаграмма его работы; на фиг. 3 - импульсна  диаграмма известного устройства; на фиг. 4 - пример выполнени  первого и второго накапливающих сумматоров. Делитель-синтезатор частот, содержит последовательно соединенные цифроаналоговый преобразователь 1 и фильтр 2 нижних частот, выход которого  вл етс  выходом устройства, а также первый накапливающий сумматор 3, тактовый вход которого  вл етс  первым входом, а первый кодовый вход- первым информационным входом устройства , блок 4 делени , счетный триггер 5, мультиплексор 6 и второй накапливающий сумматор 7, вход переноса которого соединен с выходом переполнени  первого накапливающего сумматора 3, а выход переполнени  - с входом счетного триггера 5, выход которого подключен к управл ющему входу мультиплексора 6, информационные входы которого подключены к выходам пр мого и обратного кодов второго накапливающего сумматора 7, тактовый вход которого соединен с тактовыми входами первого накапливающего сумматора 3 и блока 4 делени , входы делител  и делимого которого подключены соответственно к первому и второму информационным входам устройства, а выход частного и остатка - соответственно к кодовому входу второго 7 и к второму кодовому входу первого 3 накапливающих сумматоров. Устройство работает следующим образом. Блок 4 делени  вырабатывает целую хо (частное) и дробную Ах (остаток) части дроби qb/a, где - емкость «-разр дного двоичного сумматора 7, а числа аи & св заны с заданной входной ГА и требуемой выходной fb частотами соотношением в иЬ/2а. На кодовые входы блока поступают соответствующие значени  делимого и делител . Последний используетс  также дл  управлени  емкостью первого накапливающего сумматора 3, преобразующего остаток Ах в импульс переполнени  pi(t), возникающий при накоплении целой «единицы и передаваемый на вход переноса второго накапливающего сумматора 7. Оба сумматора, таким образом, выполн ют роль единого накапливающего сумматора, входное число которого равно x q6/a xo+Ax/a. Пр мой x(t) и дополнительный x(t) (t) коды с-выходов сумматора 3 поступают на информационные входы мультиплексора 6. Триггер 5 переключаетс  импульсами переполнени  p2(t) второго накапливающего сумматора 7, в результате чего на выходе мультиплексора 6 и выходе цифроаналогового преобразовател  1 образуютс  соответственно числова  g(t) и аналогова  G(t) функции (фиг. 2), представл ющие собой чередование восход щих и нисход щих участков, сопр гающихс  друг с другом таким образом, что среднее значение Ge(t), выдел емое фильтром 2,  вл етс  периодической функцией времени. Поскольку среднее значение частоты переполнений сумматора 7 равно х/1, выходна  частота устройства равна fe Ь/2а. Таким образом, предлагаемое устройство может использоватьс  ,как делитель частоты с коэффициентом и как синтезатор частот с щагом сетки Af {А/2а. Число разр дов п второго накапливающего сумматора 7 выбираетс  исход  из требований к подавлению помех дробности, возникающих за счет нециклического характера переносов из первого сумматора во второй. Чем больше емкость q. второго сумматора 7, тем меньщую долю нецикличности в выходной процесс g(t) вносит единица переноса из первого сумматора 3. Следовательно , выбором достаточно больщого числа разр дов п уровень указанной помехи можно свести к пренебрежимо малой величине. Поэтому работа первого сумматора 3 и его вклад в процессе g(t) не отражены на фиг. 2. Но при достаточно больщих значени х q 2 разница в единицу младшего разр да между дополнительным х (t) и обратным x(t)x(t) - 1 кодами также оказываетс  пренебрежимо малой, что позвол ет использовать последний, получение которого значительно проще. Однако поскольку нет возможности показать реальные процессы приq l , поэтому использован дополнительный код (фиг. 2). Нар ду с полезной .составл ющей Ов() (фиг. 2) процесс G(t) содержит также слож ную функцию GAB (t).- Она в свою очередь состоит из фазоманипулированного сигнала GAU (t), спектр которого расположен вблизи высокой частоты f и устран етс  фильтром 2, и низкочастотной импульсной помехи (t) проход щей на выход устройства. При усреднении Оде (t) на интервалах Те 1/Гб получим функцию Gi(t), по которой можно судить о величине помехи дробности на выходе устройства. Из-за малости помехи при ее изображении введен масщтаб ный множитель, равный 50. Уровень системных помех в предлагаемом устройстве ослаблен по меньщей мере на пор док по сравнению с известным. При выполнении блока делени  на элементах комбинационной логики тактовый вход у него может отсутствовать. Делимое q,- b на входе этого блока фактически представл ет собой число Ь,подаваемое со сдвигомна п разр дов в сторону старщего. Пример выполнени  накапливающего сумматора 7 приведен на фиг. 4а, который состоит из сумматора С и регистра Р, включенных последовательно и охваченных цепью обратной св зи. Дл  получени  импульсов p2(t), переключающих счетный триггер 5, используетс , одновибратор, построенный на RSD-триггере Т. Пример выполнени  накапливающего сумматора 3 с переменной емкостью а показан на фиг. 46. Собственно сумматор состоит из цифрового сумматора С2 и регистра Р и действует так же, как и накапливаюихий сумматор 7, создава  приращени  кода с дискретностью Ах. Импульс переполнени  сумматора С2 через элемент задержки t воздействует на управл ющий вход мультиплексора МП, мен   входное число лх сумматора на число Дх Ах-|--а, где - число а в дополнительном коде. Поэтому после переполнени  сумматора число состо ний до очередного его переполнени , т. е. емкость q, сокращаетс  до а. Дл  получени  кода Ах служат блок элементов НЕ и сумматор С1. Элемент задержки т необходим дл  исключени  неопределенности при записи суммы в регистр Р. Врем  задерж должно превыщать врем  переходных процессов в накапливающем сумматоре С2 и регистре Р, НО не превосходить период ).
Фиг. 2
Фи,3

Claims (1)

  1. ДЕЛИТЕЛЬ-СИНТЕЗАТОР ЧАСТОТ, содержащий последовательно соединенные цифроаналоговый преобразователь и фильтр нижних частот, выход которого является выходом устройства, а также первый накапливающий сумматор, тактовый вход которого является входом, а первый кодовый вход — первым информационным входом устройства, отличающийся тем, что, с целью расширения функциональных возможностей путем уменьшения помех дроб- ности, в него введены блок деления, счетный триггер, мультиплексор и второй накапливающий сумматор, вход переноса которого соединен с выходом переполнения первого накапливающего сумматора, а выход переполнения — с входом счетного триггера, выход которого подключен к управля- ’ ющему входу мультиплексора, информационные входы которого подключены к выходам прямого и обратного кодов второго накапливающего сумматора, тактовый вход Которого соединен с тактовыми входами первого накапливающего сумматора и блока деления, входы делителя и делимого которого подключены соответственно к первому и второму информационным входам устройства, а выход частного и остатка — соот- § вётственно к кодовому входу второго и к второму кодовому входу первого накаплива- f ющих сумматоров. , '
    Фс/г. 7
    1 '
SU823510547A 1982-11-10 1982-11-10 Делитель-синтезатор частот SU1149395A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU823510547A SU1149395A1 (ru) 1982-11-10 1982-11-10 Делитель-синтезатор частот

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU823510547A SU1149395A1 (ru) 1982-11-10 1982-11-10 Делитель-синтезатор частот

Publications (1)

Publication Number Publication Date
SU1149395A1 true SU1149395A1 (ru) 1985-04-07

Family

ID=21035369

Family Applications (1)

Application Number Title Priority Date Filing Date
SU823510547A SU1149395A1 (ru) 1982-11-10 1982-11-10 Делитель-синтезатор частот

Country Status (1)

Country Link
SU (1) SU1149395A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1. Патент US № 3641442, кл. Н 03 В 19/00, 1972. 2. Авторское свидетельство СССР № 894854, кл. Н 03 К 9/04, 1980 (прототип). *

Similar Documents

Publication Publication Date Title
KR930001296B1 (ko) 보간용 시간이산 필터장치
WO2002071614A1 (en) Sigma delta fractional-n frequency divider with improved noise and spur performance
WO1995030202A1 (en) Digital frequency synthesizer
SU1149395A1 (ru) Делитель-синтезатор частот
JPH1198007A (ja) 分周回路
SU1566455A1 (ru) Синтезатор частот
SU1525880A1 (ru) Устройство формировани сигналов
SU1149394A1 (ru) Цифровой фазовый детектор
US6298106B1 (en) Frequency synthesiser
RU2239281C2 (ru) Цифровой синтезатор гармонических колебаний
RU2040851C1 (ru) Многочастотный фазоцифровой детектор
RU2110145C1 (ru) Устройство формирования линейно-частотно-модулированного сигнала
SU599335A1 (ru) Цифровой двухфазовый генератор синусоидальных сигналов
SU1552344A1 (ru) Синтезатор частот
SU1254576A1 (ru) Синтезатор частот
SU888335A1 (ru) Цифровой фильтр
SU920725A1 (ru) Умножитель частоты
SU1741260A1 (ru) Устройство дл цифрового фазового детектировани импульсных последовательностей на неравных частотах
SU978314A1 (ru) Цифровой синтезатор частот
SU1162014A1 (ru) Делитель частоты
RU2137287C1 (ru) Синтезатор частот
SU862134A1 (ru) Устройство дл формировани импульсных последовательностей с заданным законом изменени фазы
SU1737698A1 (ru) Цифровой синтезатор частот
SU1150755A1 (ru) Делитель частоты следовани импульсов
SU1117839A1 (ru) Синтезатор частот