SU1149394A1

SU1149394A1 - Цифровой фазовый детектор

Info

Publication number: SU1149394A1
Application number: SU823503117A
Authority: SU
Inventors: Виталий Иванович Козлов
Original assignee: Kozlov Vitalij
Priority date: 1982-10-15
Filing date: 1982-10-15
Publication date: 1985-04-07

Abstract

ЦИФРОВОЙ ФАЗОВЫЙ ДЕТЕКТОР , содержащий последовательно соединенные цифроаналоговый преобразователь, фильтр нижних частот и импульсно-фазовый Детектор, выход которого вл етс выходом детектора, а также первый накапливающий сумматор, первый вход которого вл етс первым входом, а первый кодовый вход - первым информационным входом детектора, отличающийс тем, что, с целью повыщени динамической точности детектировани , в него введены последовательно соединенные фазорасщепитель и RS-триггер, а также второй накапливающий сумматор и блок делени , входы делител и делимого которого подключены соответственно к первому и второму информационным входам устройства, а выход частного и выход остатка - соответственно к кодовому входу второго накапливающего сумматора и к второму кодовому входу первого накапливающего сумматора , выход импульсов переполнени которого соединен с входом переноса второго накапливающего сумматора, выход которого подключен к входу цифроаналогового преобразовател , вход старщего разр да которого соединен с выходом RS-триггера, S-вход которого подключен к выходу переполнени второго накапливающего сумматора , тактовый вход которого соединен с тактовым входом блока делени и .первым Q входом детектора, причем вход фазорасщепиS тел соединен с вторым входом детектора, (Л а выход задержанных импульсов - с входом управлени детектора.

Description

4;:

;о

00

со

4;

Фиг.1

Изобретение относитс к радиотехнике, а именно к устройствам цифрового фазового детектировани импульсных последовательностей на неравных частотах, и может быть использовано дл детектировани радиосигналов с угловой модул цией, формировани сетки стабильных частот в приемопередающей и измерительной аппаратуре и в р де других случаев.

Наиболее близким к изобретению по технической сущности вл етс устройство цифрового фазового детектировани на неравных частотах, содержащее последовательно соединенные накапливающий сумматор, цифроаналоговый преобразователь (ЦАП), фильтр нижних частот и импульсно-фазовь1Й детектор 1.

Недостатком известного устройства вл етс наличие помех дробности, снижающих динамическую точность детектировани .

Целью изобретени вл етс повыщение динамической точности детектировани .

Поставленна цель достигаетс тем, что в цифровой фазовый детектор, содержащий последовательно соединенные цифроаналоговый преобразователь, фильтр нижних частот и импульсно-фазовый детектор , выход которого вл етс выходом детектора ,-а также первый накапливающий сумматор, первый вход которого вл етс первым входом, а первый кодовый вход - первым информационным входом детектора, введены последовательно соединенные фазорасщепитель и RS-триггер, а также второй накапливающий сумматор и блок делени , входы делител и делимого которого подключены соответственно к первому и второму информационным входам устройства, а выход частного и выход остатка - соответственно к кодовому входу второго накапливающего сумматора и к второму кодовому входу первого накапливающего сумматора, выход импульсов переполнени которого соединен с входом переноса второго накапливающего сумматора, выход которого подключен к входу цифроаналогового преобразовател , вход старщего разр да которого соединен с выходом RS-триггера, S-вход которого подключен к выходу переполнени второго накапливающего сумматора, тактовой вход которого соединен с тактовым входом блока делени и первым входом детектора, причем вход фазорасщепител соединен с вторым входом детектора, а выход задержанных импульсов - с входом управлени детектора.

На фиг. 1 приведена структурна схема предлагаемого цифрового фазового детектора; на фиг. 2 - импульсна диаграмма его работы; на фиг. 3 - импульсна диаграмма известного устройства; на фиг. 4 - пример выполнени второго накапливающего сумматора и фазорасщепител .

Цифровой фазовый детектор содержит последовательно соединенные цифроаналоговый преобразователь (ЦАП) 1, фильтр 2 нижних частот и импульсно-фазовый детектор 3, выход которого вл етс выходом детектора, а также первый накапливающий сумматор 4, первый которого вл етс первым входом, а первый кодовый вход - первым информационным входом детектора, последовательно соединенные фазовращатель 5 и RS-триггер 6, а также второй накапливающий сумматор

7и блок 8 делени , входы делител и делимого которого подключены соответственно к первому и второму информационным входам устройства, а выход частного и выход остатка - соответственно к кодовому входу второго накапливающего сумматора 7 и к второму кодовому входу первого накапливающего сумматора 4, выход импульсов переполнени которого

0 соединен с входом переноса второго накапливающего сумматора 7, выход которого подключен к входу ЦАП 1, вход старщего разр да которого соединен с выходом RS-триггера 6, S-вход которого подключен к выходу переполнени второго накапливающего сумматора 7, тактовый вход которого соединен с тактовым входом блока

8делени и первым Входом детектора, причем вход фазорасщепител 5 вл етс вторым входом устройства, а выход задержанных импульсов соединен с входом управлени детектора 3.

У&тройство работает следующим образом. Блок 8 делени , а также первый и второй накапливающие сумматоры 4 и 7 тактируютс импульсами последовательности

5 6jf(t) с больщей частотой fj). Блок делени вырабатывает целую хо (частное) и дробную Дх (остаток) части дроби 6- q/a, где q 2 емкость п-разр дного двоичного сумматора 7, а числа а и b св заны с частотами i и fg сравниваемых последовательностей соотно щением .

На кодовые входы блока 8 поступают соответствующие значени делимого и делител . Последний используетс также дл управлени емкостью первого накапливающего сумматора 4 н подаетс на его первый кодовый вход. Частное Хо и остаток Дх поступают соответственно на кодовый вход второго 7 и на второй вход первого 4 накапливающих сумматоров. При заполнении первого сумматора 4 «единица в виде импульса переноса переходит во второй сумматор 7. Оба сумматора, таким образом, выполн ют роль единого накапливающего сумматора, входное число которого равно q/a xo+Дх/а.

Импульсы переполнени 6p(t) сумматора

5 7 воздействуют по S-входу на RS-триггер б, на R-вход которого поступают импульсы пЬследовательности 6e(t) с меньшей частотой f. Импульсы переключений q(t)

RS-триггера 6 поступают на вход старшего разр да ЦАП 1. Входы остальных разр дов ЦАП 1 подключаютс к выходу второго накапливающего сумматора 7, формирующего функцию x(t), дискретно измен ющуюс на величину хо с тактовой частотой f/i .При этом старший разр д сумматора

7подключаетс к второму от старшего разр ду ЦАП 1. Этим достигаетс весовое соответствие процессов x(t) и q(t), необходимое дл полной компенсации помех дробности .

Пол рность включени триггера 6 выбираетс такой, чтобы триггер в момент переполнени сумматора 7 создавал на выходе ЦАП 1 перепад аналоговой величины, противоположный по знаку перепаду, получаемому за счет указанных переполнений.

Сумма q(t)x(t)-j-q(t) преобразовываетс с помощью ЦАП в аналоговый эквивалент G(t) (фиг. 2), содержащий две регул рные пилообразные составл ющие- высокочастотную Gfl(t) с частотой f, подавл емую фильтром 2, и низкочастотную &в(1), проход щую через фильтр в искаженном виде GftCt) на линейный (коммутируемый ) вход импульсно-фазового детектора 3.

8импульсно-фазовом детекторе производ тс выборки и запоминание значений Ge(t) в моменты поступлени на его импульсный (коммутирующий) вход импульсов 6e(t±t), сдвинутых на врем относительно импульсов Sf (t), поступающих на R-вход триггера 6. Сдвиг импульсов по времени осуществл етс с помощью фазорасщепител 5 и необходим дл обеспечени работы импульсно-фазового детектора на участках статической характеристики, достаточно удаленных от областей разрыва.

Поскольку функци GR (t) периодическа искажени ее в фильтре 2 (Gg(t), фиг. 2) не привод т к по влению помех дробности, и выходной сигналы (t) детектора представл ет собой посто нную составл ющую Uo, завис щую от разности фаз входных импульсных последовательностей б (t) и

6B(t).

Таким образом, из сравнени диаграмм (фиг. 2 и фиг. 3) следует, что помеха дробности , возникающа в известном устройстве за счет искажений сигнала в фильтре, принципиально исключаетс в предлагаемом устройстве , благодар чему существенно повышаетс динамическа точность детектировани .

На фиг. 2 и 3 выбраны следующие значени параметров: х q- . Масщтабный множитель при переводе цифровых величин в аналоговые выбран равным единице (например , ординату Хо и соответствующую ей ординату Хо).

0 Число разр дов п. ЦАП 1, а следовательно , и второго накапливающего сумматора 7 выбираетс , исход из требований к подавлению помех дробности, возникающих за счет нециклического характера переносов из первого сумматора во второй. Подавление

5 помех растет пропорционально емкости q, и выбором достаточно больщого значени q долю нецикличности, вносимой переполнени ми первого накапливающего сумматора 4, можно свести к пренебрежимо малой величине. Поэтому работа указанного сумматора не отражена () на фиг. 2.

Тактовый вход блока 8 делени может отсутствовать, например, при выполнении его на элементах комбинационной логики. Делимое q- b на входе этого блока фактически представл ет собой число Ь, подаваемое со сдвигом на п разр дов в сторону старшего.

На фиг. 4а приведен пример выполнени накапливающего сумматора 7. Он состоит из сумматора С и регистра Р, включенных последовательно и охваченных цепью положительной обратной св зи. Дл получени импульсов 6p(t), управл ющих RS-триггером 6, используетс одновибратор, построенный на RSD-триггере Т.

J На фиг. 46 приведен пример выполнени фазорасщепител 5. На вход счетного триггера Т поступают импульсы $(i) с частотой следовани 2Гв. Четные импульсы проход т на выход одного из элементов Ui или U2, а нечетные - на выход другого

0 из них, образу последовательности импульсов соответственно t(i) и 6(t±T/2) с равными частотами f , сдвинутые на полтакта друг относительно друга. Элементы задержки Т служат дл устранени неопределенности в срабатывании элементов

5

и во врем переходного процесса в триггере Т.

6(t)

зЛ

Ai

GeM I

ад

Claims

ЦИФРОВОЙ ФАЗОВЫЙ ДЕТЕКТОР, содержащий последовательно соединенные цифроаналоговый преобразователь, фильтр нижних частот и импульсно-фазовый детектор, выход которого является выходом детектора, а также первый накапливающий сумматор, первый вход которого является первым входом, а первый кодовый вход — первым информационным входом детектора, отличающийся тем, что, с целью повышения динамической точности детектирования, в него введены последовательно соединенные фазорасщепитель и RS-триггер, а также второй накапливающий сумматор и блок деле- ния, входы делителя и делимого которого подключены соответственно к первому и второму информационным входам устройства, а выход частного и выход остатка — соответственно к кодовому входу второго накапливающего сумматора и к второму кодовому входу первого накапливающего сумматора, выход импульсов переполнения которого соединен с входом переноса второго накапливающего сумматора, выход которого подключен к входу цифроаналогового преобразователя, вход старшего разряда которого соединен с выходом RS-триггера, S-вход которого подключен к выходу переполнения второго накапливающего сумматора, тактовый вход которого соединен с тактовым входом блока деления и первым входом детектора, причем вход фазорасщепителя соединен с вторым входом детектора, а выход задержанных импульсов — с входом управления детектора.

Фиг. 1