JPH07226674A - デジタル発振回路 - Google Patents

Abstract

(57)【要約】 【目的】ＩＣの外部に接続されるアナログ回路なしで、
システム基本クロック周期単位程度、または、基本クロ
ック周期以下の位相制御を可能にするデジタル発振回路
を提供すること。 【構成】クロック信号ＣＫが入力端子３０２へ供給さ
れ、所定の公差の等差数列でカウントするＮＣＯ３００
の出力信号（デジタル鋸歯状波）をセレクタ回路２００
へ供給する。一方、セレクタ回路の入力ポートＩＮ１〜
ＩＮ５０へ、遅延素子１０１〜１５０が縦続接続された
遅延回路１００から各遅延素子１０１〜１５０の出力信
号を供給する。セレクタ回路２００は、ＮＣＯ３００か
らの入力値に応じて、遅延回路１００の複数の遅延素子
１０１〜１５０の内、一素子を順次、選択し、出力端子
２０１から遅延素子１０１〜１５０の出力波形を連続的
に出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積回路（以下ＩＣと
いう）で用いられ、デジタル値で発振周波数及び位相を
制御できるデジタル発振回路に関する。

【０００２】

【従来の技術】従来、デジタル発振回路は、水晶振動子
あるいはゲート素子を用いた発振回路などがあり、これ
らの発振回路で基本クロックを生成し、システムクロッ
クとしている。この基本クロックをＩＣ内の各回路ある
いは周辺ＩＣに供給してシステム同期を行っている。

【０００３】ゲート素子を用いた発振回路としては、Ｔ
ＴＬあるいはＣ−ＭＯＳ型のゲート素子を用いた発振回
路があり、奇数段のインバータ回路を用いたリング型発
振回路がその代表として挙げられる。近年、ＩＩＬなど
のプロセス技術の発展により、高速型の高集積回路の発
振回路として、リング型発振回路が特に有望視されてい
る。

【０００４】従来のデジタル発振回路の構成を図６に示
す。図６（Ａ）において、デジタル発振回路１は、水晶
発振回路２と、移相回路３、ＩＣ４とを備える。ＩＣ４
は、内部に分周回路５を備える。クロック信号は、ＩＣ
内で信号処理され、出力端子６から出力される。

【０００５】水晶発振回路２は、水晶振動子（図示せ
ず）と、周波数設定用トリマ回路７を備える。

【０００６】これらの発振回路を用いたシステムでは、
基本クロック周期分を基本単位とする位相制御を行う構
成か、あるいは分周回路５で分周した信号（Ｎ＝１００
０）を用いて、基本クロック周期分を基本単位とする位
相制御を行う構成が主流となっている。（図６（Ｂ）参
照） このようなシステムにおいては、周波数安定度（ＰＰ
Ｍ）の高い発振回路が要求される為、水晶発振回路が通
常使用され、発振周波数の設定などはＩＣ外に接続され
る外付け回路にて行われている。外付け回路は、水晶振
動子あるいは水晶振動子を含む水晶発振回路２、位相調
整を行うための移相回路３、周波数可変用のトリマ回路
７などにより構成される。

【０００７】しかしながら、上記の発振回路では、位相
調整あるいは周波数設定をＩＣ外に設けられたアナログ
回路を併用して行わなければならず、また、システム動
作を行う場合、位相制御を基本クロックの周期単位以下
で行うことが不可能となるという問題があった。

【０００８】

【発明が解決しようとする課題】上記の如く、システム
の基本クロックの周期単位もしくはこれと同程度の周期
単位での発振出力の周波数・位相制御を行う場合、アナ
ログ回路を併用し、ＩＣの外付け回路等によって実現し
ており、システム動作においては、基本クロック以下の
位相制御が不可能であるという問題があった。

【０００９】本発明は、ＩＣの外部に接続されるアナロ
グ回路なしで、システム基本クロック周期単位程度、ま
たは、基本クロック周期以下の位相制御を可能にする発
振回路を提供することを目的とする。

【００１０】

【課題を解決するための手段】請求項１記載の本発明に
よるディジタル発振回路は、クロック信号が供給され、
クロック信号に基づいてカウント動作を行うカウンタ回
路を備え、クロック信号と同期した信号を所定の等差数
列で順次カウントし、カウント数と対応するデータを出
力するデータ出力回路と、複数の遅延素子を縦続に接続
した回路を備え、所定の信号が与えられ、順次遅延した
出力を得る遅延回路と、前記遅延回路の各段の遅延素子
の出力がそれぞれ接続され、これらの出力を前記データ
出力回路からの信号に基づいて、等差数列の公差に対応
する段毎に選択し、この選択された出力の信号する選択
回路とを具備し、前記遅延回路の遅延素子１素子あたり
の遅延時間単位で、前記遅延回路の出力波形を連続的に
選択できるようにしたことを特徴とするものである。

【００１１】請求項２記載のデジタル発振回路は、請求
項１記載のデジタル発振回路において、前記遅延回路を
縦続接続された３以上の奇数の複数個の遅延素子を備
え、これらの遅延素子の最終段の出力を初段へ帰還し、
リング的に結合される奇数個の遅延素子の遅延時間の総
和を半周期とする発振出力を得る閉帰還回路と、前記閉
帰還回路の出力に縦続に接続され、前記閉帰還回路と同
数の遅延素子を備え、一周期分の遅延波形を得る付加回
路と、で構成したことを特徴とするものである。

【００１２】請求項３記載のデジタル発振回路は、請求
項１記載のデジタル発振回路において前記遅延回路を、
前記データ出力回路に供給されるクロック信号が共に供
給され、クロック信号の一周期分に相当する段数が縦続
接続された複数の遅延素子で構成し、前記複数の遅延素
子の初段にクロックが供給され、順次クロック信号が遅
延素子分、遅延する出力信号を得、クロック信号の一周
期分の絶対位相の制御を遅延素子の遅延時間単位で行う
ことを特徴とするものである。

【００１３】

【作用】本発明においては、デジタル発振回路の出力制
御が、複数段設けられた遅延素子１素子の１遅延量単位
で可能になり、複数の遅延素子の選択をディジタル値で
制御するため、位相制御回路をデジタル発振回路（Ｉ
Ｃ）の内部へ設けることが可能となる。

【００１４】

【実施例】以下、図面を参照して本発明に係わる実施例
を詳細に説明する。図１は、本発明に係わる第１の実施
例の基本構成を示す図である。図１において、デジタル
発振回路（ＩＣ）は、遅延回路１００と、セレクタ回路
２００と、数値制御発振回路（以下、ＮＣＯという：Ｎ
UMERICAL ＣONTORLＯSCILLATOR）３００とを備える。

【００１５】水晶発振回路（図示せず）からの基本クロ
ックがＮＣＯ３００の入力端子３０２に供給され、この
クロック信号に基づいてＮＣＯ３００は、デジタル鋸歯
状波を発生する。ＮＣＯ３００は、複数ビットの出力を
備え、この出力信号がそれぞれセレクタ回路２００の制
御ポート（ＣＮＴ）へ接続される。

【００１６】一方、ＮＣＯ３００は、中央演算処理回路
（図示せず）からの制御信号も他の入力端子３０１へ供
給されており、この信号によりカウント動作が制御され
る。鋸歯状波の電圧範囲、ステップ電圧値を制御信号に
より設定できるものとする。複数の出力（ＯＳＣ１〜Ｏ
ＳＣ８）は、複数の鋸歯状波と対応するものとする。

【００１７】セレクタ回路２００は、ＮＣＯ３００の出
力データに対応して入力ポート（ＩＮ１〜５０）から一
入力を選択し、この入力信号を出力端子２０１から出力
する。セレクタ回路２００の入力は、遅延回路１００に
接続されており、各々の入力は、遅延回路１００の遅延
素子１０１〜１５０に各々接続される。

【００１８】遅延回路１００は、リング発振回路１７０
と付加回路１８０を備え、リング発振回路１７０の発振
周期の一周期分の遅延波形を得る。リング発振回路１７
０は、３以上の縦続に奇数段、接続された遅延素子１２
６〜１５０を備え、最終段の出力信号を初段の素子へ帰
還しリング的な結合を得て、発振回路を構成している。
また、付加回路１８０は、リング発振回路１７０に縦続
に接続され、リング発振回路１７０と同数の遅延素子１
０１〜１２５を備えている。

【００１９】リング発振回路１７０と付加回路１８０を
構成する遅延素子１０１〜１５０の各出力は、セレクタ
回路２００へ接続され、各遅延素子１０１〜１５０の遅
延時間毎の波形がセレクタ回路２００へ供給される。

【００２０】図１の動作を図２を用いて説明する。図２
は、最も重要な構成要素となる遅延素子部の動作を示し
た動作説明図である。遅延回路１００の動作説明を簡単
化する為、遅延素子１０１〜１５０の遅延時間を１［ｎ
ｓｅｃ］とすると、リング発振回路１７０は、２５［ｎ
ｓｅｃ］を半周期としＬｏｗレベルとＨｉｇｈレベルが
各遅延素子１０１〜１５０に出力される２０［ＭＨｚ］
の発振器として動作する。本発明であるデジタル発振回
路は基になっている発振回路のどこかの点を選択して出
力することにより位相選択するので一周期分の波形が揃
っているようにしなくてはならない。

【００２１】そこで、リングオシレータ１７０の一出力
にもう半周期分である遅延素子１０１〜１２５を２５個
接続する。すると、第１の発振器１００全体では、周波
数２０［ＭＨｚ］のデューティ５０％なる矩形波が１
［ｎｓｅｃ］刻みで得られていることになる。

【００２２】前述の遅延素子１０１〜１５０の各出力と
ＮＣＯ３００のデジタル鋸歯状波の最上位ビット（ＯＳ
Ｃ１）側出力をセレクタ回路２００に入力し、デジタル
鋸歯状波の入力値に応じて遅延素子１０１〜１５０の各
出力を選択することにより任意の位相のクロックをクロ
ック出力端子２０１より得る。そこで、遅延回路１００
のいずれかの素子を選択して結果的に任意の周波数・位
相のクロックを得る。

【００２３】図２（ａ）は、リング発振回路の発振波形
（２０ＭＨｚ：周期５０[nsec]）である。また、図２
（ｂ）は、遅延素子一素子当たりの遅延量（たとえば１
[nsec]）を模式的に示した図であり、複数配列された遅
延素子（１０１〜１５０）へ番号を順に割当ており、こ
の遅延素子各々の出力がセレクタ回路２００に供給され
ているものとする。

【００２４】さらに、図２（ｃ）は、基本クロック（た
とえば１００ＭＨｚ：周期１０［nsec］）で遅延素子１
０１〜１５０の選択を行う場合の選択波形の拡大図であ
り、１［ｎｓｅｃ］の遅延量をもつ各素子の波形を１０
［ｎｓｅｃ］の周期内で処理を行い、端子２０１から連
続波形を出力する生成過程を示している。

【００２５】ＮＣＯ３００の出力が、２ステップアップ
カウントする場合を説明する。カウントアップは、鋸歯
状波の電圧設定幅あるいは最大電圧値により任意に設定
でき、たとえば、１０１〜１５０まで公差２の等差数
列、すなわち奇数番号の素子を選定する様、設定する。
このように設定することにより、図２（ｂ）に示すよう
に、クロックの周期と選択される遅延素子のその時点の
波形がそれぞれ得られる。

【００２６】図２中の−〈１０１〉−〜−〈１５０〉−
は遅延素子１０１〜１５０の各信号を１［ｎｓｅｃ］単
位でデータとして取り込む様子を示したものである。あ
る時間ｔ0１ が素子１０１がＬｏｗからＨｉｇｈ、素子
１２６がＨｉｇｈからＬｏｗになる瞬間だとすると、そ
の時間ｔ0±0.5［ｎｓｅｃ］の１［ｎｓｅｃ］の間、素
子１０１にＬｏｗからＨｉｇｈに変化する信号、素子１
０２〜素子１２５にＨｉｇｈ固定、素子１２６にＨｉｇ
ｈからＬｏｗに変化する信号、素子１２７〜１５０にＬ
ｏｗ固定の信号が得られる。

【００２７】例えば、基本クロック入力端子３０２より
入力される基本クロックが１００［ＭＨｚ］とし、その
基本クロック１クロック毎に２素子ずつ選択する素子を
１０１から１０３・１０５・１０７・・・と２つずつず
らしていく。

【００２８】すると、基本クロック１ｃｋ目であるｔ0
−0.5〜ｔ0 ＋9.5［ｎｓｅｃ］の期間には、最初の１
［ｎｓｅｃ］の期間にＬｏｗからＨｉｇｈに変化し残り
９［ｎｓｅｃ］の期間はＨｉｇｈ固定、基本クロック２
ｃｋ目であるｔ0 ＋9.5 〜ｔ0 ＋19.5［ｎｓｅｃ］の期
間にはＨｉｇｈ固定、基本クロック３ｃｋ目であるｔ0
＋19.5〜 ｔ0＋29.5［ｎｓｅｃ］の期間はＨｉｇｈから
Ｌｏｗへの変化点が遅延素子19.5個〜29.5個分進んでく
るので、最初の１［ｎｓｅｃ］はＨｉｇｈ固定、次の１
［ｎｓｅｃ］はＨｉｇｈからＬｏｗへ変化し、残り８
［ｎｓｅｃ］はＬｏｗ固定なる信号が得られる。

【００２９】以下１０７・１０９・１１０と図２（ｂ）
のように信号が選択されると、最終的には周期４２［ｎ
ｓｅｃ］の信号が得られる。同様にリング発振回路１０
０のどの素子をどのように選択するかによって、任意の
周波数・位相の信号が得られる。

【００３０】ここでは、ＮＣＯ３００によって連続的に
２個ずつずらして素子を選択する場合について示してお
り、これはＮＣＯ３００が基本クロック（１００［ＭＨ
ｚ］）１クロックごとにデジタルデータ値で２ずつカウ
ントアップしている場合に相当するが、ＮＣＯを１ずつ
カウントアップするように制御すれば、最終出力には４
６［ｎｓｅｃ］周期の信号が得られる。

【００３１】これらの動作から分かるように、本発明の
最終的に得られるクロック出力は、遅延素子１素子以上
の位相精度はもてない。例えば、第１の実施例で示した
ような遅延素子１素子の遅延量が１［ｎｓｅｃ］の場合
の最終出力クロックジッタは１［ｎｓｅｃ］となる。し
かし、この数値は、使用する遅延素子１素子当たりの遅
延量を小さくすることによって、自由に設定できる。以
上示したのが基本動作であるが、本発明を実現する上で
図１に示した基本構成だけでは以下に示す不具合があり
そのまま使用できない。

【００３２】図１に示したように遅延回路１００の各素
子出力を選択した最終出力はセレクタ回路２００内部を
通過してクロック出力端子２０１に出力されるが、どの
素子１０１〜１５０の出力を選択するかＮＣＯ３００の
値が変化している期間は定まらず不安定になる。つま
り、図２で示したところの素子１０１・１０３・１０５
・１０７・・・と基本クロック１クロックごとの変化し
ていく時の素子の選択切り替わり点において、Ｌｏｗ出
力かＨｉｇｈ出力か定まらずノイズ状のひげを出すこと
となる。

【００３３】そこで、そのようなひげ状の乱れたクロッ
クを発生させない回路として図３のような回路構成が本
発明の具体的実施例として挙げられる。さらに、本発明
によるデジタル発振回路を図３を用いて詳細に説明す
る。

【００３４】図３は、図１のセレクタ回路の構成例を示
した図である。図中、図１と同様の構成要素には、同一
の符号を付して説明を加える。図３において、セレクタ
回路２００は、マルチプレクサ回路２４０〜２６０と、
ラッチ回路２２０，２３０とインバータ回路２２１と、
分周回路２１０とを備える。セレクタ回路２００は、入
力電圧値（アナログ電圧値）に応じて、各遅延素子１０
１〜１５０を選択するＡ／Ｄ変換部（図示せず）を有す
るものとする。

【００３５】ＮＣＯ３００からのデータが各ラッチ回路
２２０，２３０の入力ポートへ供給される。クロック信
号（ＣＫ）が分周回路２１０へ供給されており、この２
分周されたクロック信号（ＣＬＫ）が各ラッチ回路２２
０，２３０へ供給される。２分周されたクロック信号Ｃ
ＬＫは、各ラッチ回路２２０，２３０の一方へインバー
タ回路２２１を介し、他方へ直接、供給される。逆相信
号を各ラッチ回路２２０、２３０の制御ポートへ供給
し、各回路を交互に動作させる。

【００３６】各ラッチ回路２２０，２３０は、マルチプ
レクサ回路Ａ２４０，マルチプレクサ回路Ｂ２５０の制
御ポートへそれぞれ接続される。一方、各マルチプレク
サ回路の入力ポートには、遅延回路１００の出力がそれ
ぞれ接続される。入力ポートは、遅延素子数分の入力を
備えており、各遅延素子１０１〜１５０の出力は、マル
チプレクサ回路２４０，２５０の各入力Ａ１〜Ａ５０，
Ｂ１〜Ｂ５０へ各々接続される。

【００３７】マルチプレクサ回路（Ａ，Ｂ）２４０，２
５０は、たとえば、入力電圧値に対応したＡ／Ｄ変換部
を有し、入力電圧値とディジタルデータが対応して、複
数の入力Ａ１〜Ａ５０，Ｂ１〜Ｂ５０の内、一入力を選
択するものとする。また、各マルチプレクサ回路２４
０，２５０の出力が、次段のマルチプレクサ回路２６０
の入力ポートへ接続される。最終段のマルチプレクサ回
路２６０の制御ポートへは２分周されたクロック信号Ｃ
ＬＫが供給されており、このクロック信号の２値信号に
より、２入力Ａ，Ｂの内、一入力を交互に選択する。

【００３８】図３の動作を図４を用いて説明する。図４
は、図３の動作を説明するタイミングチャートであり、
図１から追加された部分の動作を説明する図である。図
４（ａ）は、基本クロック信号ＣＫの波形であり、図４
（ｂ）は、マルチプレクサＡの出力波形であり、図４
（ｃ）は、マルチプレクサＢの出力波形であり、図４
（ｄ）は分周回路の出力波形であり、図４（ｅ）は、出
力端子２０１からの出力波形である。

【００３９】図４に示すように、２分周回路２１０は、
基本クロックに対し２分周出力を出力し、ラッチ回路２
２０・ラッチ回路２３０及びマルチプレクサ回路２６０
に供給しマルチプレクサ回路Ａ２４０・マルチプレクサ
回路Ｂ２５０の選択信号を交互に選択するように動作す
る。つまり、マルチプレクサ回路Ａ２４０には、インバ
ータ回路２２１によって２分周回路２１０の出力を反転
し基本クロック１クロック分ＮＣＯのカウンタ値のずれ
た値を供給する。

【００４０】すると、図４に示すように、マルチプレク
サ回路２６０に、マルチプレクサ回路Ａ・Ｂ２４０，２
５０よりラッチ回路２２０・２３０での出力遅延時間だ
け速いタイミングで切り替わる２分周回路２１０の出力
を供給することとなる。従って、マルチプレクサ回路Ａ
・Ｂの出力の定まらない期間Ｐのデータは絶対使用され
ることがなく、ひげのない安定したクロックを供給でき
る。

【００４１】次に、本発明に係わる第２の実施例を説明
する。図５は、本発明に係わる第２の実施例の構成を示
す図である。第２の実施例は、第１の実施例に一周期分
の段数を検出する段数検出回路２７０と、一周期の開始
素子と終了素子を検出した後、この一周期内の所望の位
相出力を得る制御信号を発生する位相変換回路２８０と
を付加しており、他の構成要素は変化がなく、同番号を
付してある。

【００４２】図５に示すように、遅延回路部１００へ基
本クロックＣＫを供給しており、このクロック信号ＣＫ
が、遅延素子１０１〜１０５…で順次、遅延される。遅
延回路１００の遅延素子１０１〜１０５…の出力は、マ
ルチプレクサ回路２４０〜２６０へそれぞれ接続されて
おり、分周回路２１０で２分周された信号ＣＬＫに基づ
いてマルチプレクサ回路２４０〜２６０が動作を行うの
は、図３と同様である。

【００４３】また、遅延回路１００の終段の遅延素子の
出力１０１〜１０５には、ラッチ回路２９１〜２９５が
接続されている。ラッチ回路２９１〜２９５の数は、遅
延回路１００の全素子数の内、遅延素子の最小遅延時間
と最大遅延時間のばらつきより決定されている。

【００４４】ラッチ回路２９１〜２９５は、基本クロッ
クＣＫが供給されており、このクロック信号ＣＫに基づ
いて遅延素子１０１〜１０５の出力波形を保持する。こ
れらのラッチ回路２９１〜２９５の出力が、１クロック
遅延段数検出回路２７０へ接続され、遅延段数の検出信
号が出力端子からの出力クロック信号の位相変換回路２
８０へ供給される。

【００４５】位相変換回路２８０へは、ＮＣＯ３００が
接続されており、この位相変換回路２８０の出力により
マルチプレクサ回路２４０〜２６０の制御端子へＮＣＯ
３００から信号が供給される。ＮＣＯ３００の鋸歯状波
の初期値がオフセットされ、一周期の開始点から所望の
位相のクロック出力が得られる。

【００４６】図５の動作を説明する。第１の実施例は、
リングオシレータ１６０が２０［ＭＨｚ］で発振した場
合について説明したが、ＩＣ内部でこの構成を実施した
場合、実際には、リングオシレータの発振周波数は、Ｉ
Ｃによってばらつく。従って、発振周波数が単に変化さ
せることができるだけでよい場合は第１の実施例で十分
その役目を果たす。ところが、発振周波数の絶対位相が
問題になる場合は、第１の実施例のリングオシレータに
発振周波数の制御回路が必要となる。

【００４７】勿論、第１の実施例のリングオシレータに
周波数制御回路を追加して最終的に得られる出力周波数
の絶対値性能を得てもよいが、ここでは発振クロックの
基となる遅延素子群にアナログ的制御回路を追加しない
で、デジタル制御だけで出力周波数の絶対値性能を得る
回路を提供する。

【００４８】遅延素子群１００には、遅延素子１０１〜
１０５・・・が考えられる中で最も速くばらついた場合
でも基本クロック１周期分の遅延時間が得られるだけの
素子数の遅延素子を配置する。ラッチ回路２９１〜２９
５・・・は、遅延素子１０１〜１０５・・・が考える中
で最も速くばらついた場合の基本クロック１周期分の遅
延時間が得られるだけの素子数と遅延素子１０１〜１０
５・・・が考えられる中で最も遅くばらついた場合の基
本クロック１周期分の遅延時間が得られるだけの素子数
の差だけ設ける。最悪ケースを考慮し、一周期分の遅延
量を構成する段数を検出できる構成している。

【００４９】そして、基本クロック１クロックごとに遅
延素子群１００の各素子の状態（ＨｉｇｈかＬｏｗか）
のデータを取り込み実際の遅延量を検出する。検出は１
クロック遅延段数検出器２８０に前記ラッチ２９１〜２
９５・・・の出力を基本クロック１クロックごとに取り
込み、遅延時間の小さい方から見て初めて２周期目のに
Ｈｉｇｈが現れているかを検出することによって行う。

【００５０】クロック一周期分の遅延段の遅延素子を検
出する。遅延素子群１００での基本クロック１周期分の
スタート点とエンド点が分かった訳なので、最終出力に
欲しい位相のデータの素子位置を正規化することによっ
て算出できる。

【００５１】つまり、遅延段数相当の出力クロック位相
変換器２７０において、 選択される素子位置 （スタート点からの素子数） ＝１ｃｋでの遅延段数×ＮＣＯ出力値／ＮＣＯの基準カ
ウント値 と算出される。

【００５２】すなわち、所望の位相出力を得る素子の選
定を一周期３６０度を比例配分で分割し、上記算出式に
より、一周期のスタート点の素子からの素子数を算出し
て、絶対位相を得る構成としている。

【００５３】選択されるべき素子が決まれば、後は図３
に示した第１の実施例と全く同じ動作によってノイズ状
のひげのない安定したクロック出力を出力端子２０１よ
り得ることが可能となる。

【００５４】なお、第１の実施例で説明したように、リ
ングオシレータの発振周波数を制御できるように構成し
て最終的に得られる周波数の絶対値性能を出したりする
など、本発明は、その要旨を逸脱しない範囲で種々変形
して実施できる。

【００５５】なお、本実施例では、デジタル鋸歯状波を
遅延素子を選定する選択回路へ供給する構成としたが、
本発明はこれに限定されず、カウンタ回路のパラレルデ
ータを選択回路へ供給する構成としてもよい。

【００５６】

【発明の効果】以上述べたように、本発明によれば、Ｉ
Ｃの外付けアナログ回路なしで、システム基本クロック
周期単位で、クロック以下の細かい精度をもってクロッ
ク位相制御可能なデジタル発振回路を構成でき、ＩＣの
高集積化を図ることが可能となるという効果がある。

【図面の簡単な説明】

【図１】本発明に係わる第１の実施例の基本的構成を示
す構成図である。

【図２】図１のセレクタ回路と遅延回路の動作説明をす
る説明図である。

【図３】図１の選択動作をＮＣＯの確定データにより行
う場合の変形例を示した図である。

【図４】図３の動作を説明する動作説明図である。

【図５】本発明に係わる第２の実施例の基本的構成を示
す構成図である。

【図６】従来のデジタル発振回路の構成図である。

【符号の説明】

１００…遅延回路 １０１〜１５０…遅延素子 ２００…セレクタ回路 ２０１…クロック出力端子 ２１０…２分周回路 ２２０…ラッチ回路 ２３０…ラッチ回路 ２４０…マルチプレクサ回路Ａ ２５０…マルチプレクサ回路Ｂ ２６０…マルチプレクサ回路 ２２１…インバータ回路 ２７０…位相変換回路 ２８０…遅延段数検出回路 ２９１〜２９５…ラッチ回路 ３００…ＮＣＯ ３０１…制御信号入力端子 ３０２…基本クロック入力端子

Claims (3)

【特許請求の範囲】
1. 【請求項１】クロック信号が供給され、クロック信号に
   基づいてカウント動作を行うカウンタ回路を備え、クロ
   ック信号と同期した信号を所定の等差数列で順次カウン
   トし、カウント数と対応するデータを出力するデータ出
   力回路と、 複数の遅延素子を縦続に接続した回路を備え、所定の信
   号が与えられ、順次遅延した出力信号を得る遅延回路
   と、 前記遅延回路の各段の遅延素子の出力がそれぞれ接続さ
   れ、これらの出力を前記データ出力回路からの信号に基
   づいて、等差数列の公差に対応する段毎に選択し、この
   選択された信号を出力する選択回路とを具備し、 前記遅延回路の遅延素子１素子あたりの遅延時間単位
   で、前記遅延回路の出力波形を連続的に選択できるよう
   にしたことを特徴とするデジタル発振回路。
2. 【請求項２】 前記遅延回路は、 縦続接続された３以上の奇数の複数個の遅延素子を備
   え、これらの遅延素子の最終段の出力を初段へ帰還し、
   リング的に結合される奇数個の遅延素子の遅延時間の総
   和を半周期とする発振出力を得る閉帰還回路と、 前記閉帰還回路の出力に縦続に接続され、前記閉帰還回
   路と同数の遅延素子を備え、一周期分の遅延波形を得る
   付加回路と、 を具備したことを特徴とする請求項１記載のデジタル発
   振回路。
3. 【請求項３】 前記遅延回路は、 前記データ出力回路に供給されるクロック信号が共に供
   給され、クロック信号の一周期分に相当する段数が縦続
   接続された複数の遅延素子を備え、 前記複数の遅延素子の初段にクロックが供給され、順次
   クロック信号が遅延素子分、遅延する出力信号を得、ク
   ロック一周期分の絶対位相の制御を遅延素子の遅延時間
   単位で行うことを特徴とする請求項１記載のデジタル発
   振回路。