JPH11205094A - 周波数可変発振器 - Google Patents
周波数可変発振器Info
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- JPH11205094A JPH11205094A JP10008985A JP898598A JPH11205094A JP H11205094 A JPH11205094 A JP H11205094A JP 10008985 A JP10008985 A JP 10008985A JP 898598 A JP898598 A JP 898598A JP H11205094 A JPH11205094 A JP H11205094A
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- loop
- frequency
- circuit
- switching
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- Prior art date
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】
【課題】 回路規模を小さくでき、ノイズの影響を受け
にくく、ジッタの発生が少ない周波数可変発振器を提供
することを目的とする。 【解決手段】 多重ループを持つリングオッシレータで
構成される発振部２０と、発振周波数を指示する制御入
力の値に応じて発振部の多重ループを切り換え、制御入
力の値に基づいた発振周波数の信号を生成させる周波数
制御部２２とを有する。このように、発振周波数を指示
する制御入力の値に応じて多重ループを切り換え、制御
入力の値に基づいた発振周波数の信号を生成させるた
め、発振周波数が低い場合のリングオッシレータを構成
する遅延回路の回路素子数を大幅に低減でき、また、デ
ジタル動作であるためノイズの影響を受けにくくなる。
にくく、ジッタの発生が少ない周波数可変発振器を提供
することを目的とする。 【解決手段】 多重ループを持つリングオッシレータで
構成される発振部２０と、発振周波数を指示する制御入
力の値に応じて発振部の多重ループを切り換え、制御入
力の値に基づいた発振周波数の信号を生成させる周波数
制御部２２とを有する。このように、発振周波数を指示
する制御入力の値に応じて多重ループを切り換え、制御
入力の値に基づいた発振周波数の信号を生成させるた
め、発振周波数が低い場合のリングオッシレータを構成
する遅延回路の回路素子数を大幅に低減でき、また、デ
ジタル動作であるためノイズの影響を受けにくくなる。
Description
【０００１】
【発明の属する技術分野】本発明は、周波数可変発振器
に関し、特に、制御電圧や制御データに応じて発振周波
数を可変する周波数可変発振器に関する。近年のコンピ
ュータシステム等では信号伝達の高速化や信頼性及び精
度の向上、更にハードウエアの低コスト化が求められて
おり、それに伴い設計開発及び回路構成の効率化が要求
されている。
に関し、特に、制御電圧や制御データに応じて発振周波
数を可変する周波数可変発振器に関する。近年のコンピ
ュータシステム等では信号伝達の高速化や信頼性及び精
度の向上、更にハードウエアの低コスト化が求められて
おり、それに伴い設計開発及び回路構成の効率化が要求
されている。
【０００２】
【従来の技術】図７は従来の電圧制御型発振器（ＶＣ
Ｏ）一例のブロック図を示す。この電圧制御型発振器は
アナログ回路である。同図中、ループ状に縦続接続され
たインバータ１０1 〜１０5 はリングオッシレータを構
成している。インバータ１０2 ，１０3 それぞれの出力
端子には信号遅延用のコンデンサＣ１，Ｃ２が接続され
ている。また、インバータ１０2 ，１０3 は端子１２か
ら周波数制御電圧を供給されており、この周波数制御電
圧に応じてインバータ１０2 ，１０3 はそれぞれの信号
遅延時間を可変することによって端子１４から出力する
発振信号の周波数を可変する。
Ｏ）一例のブロック図を示す。この電圧制御型発振器は
アナログ回路である。同図中、ループ状に縦続接続され
たインバータ１０1 〜１０5 はリングオッシレータを構
成している。インバータ１０2 ，１０3 それぞれの出力
端子には信号遅延用のコンデンサＣ１，Ｃ２が接続され
ている。また、インバータ１０2 ，１０3 は端子１２か
ら周波数制御電圧を供給されており、この周波数制御電
圧に応じてインバータ１０2 ，１０3 はそれぞれの信号
遅延時間を可変することによって端子１４から出力する
発振信号の周波数を可変する。
【０００３】
【発明が解決しようとする課題】従来の電圧制御型発振
器は、発振信号の周波数が主にインバータの段数と配線
遅延荷依存しているため、低い発振周波数を得るために
はインバータの段数と配線長を増加させる必要があり、
このために回路規模が非常に大きくなり、また、製造ば
らつきによる発振周波数ばらつきが大きくなるという問
題があった。
器は、発振信号の周波数が主にインバータの段数と配線
遅延荷依存しているため、低い発振周波数を得るために
はインバータの段数と配線長を増加させる必要があり、
このために回路規模が非常に大きくなり、また、製造ば
らつきによる発振周波数ばらつきが大きくなるという問
題があった。
【０００４】また、従来の電圧制御型発振器は、周波数
制御電圧に応じてインバータ１０2，１０3 それぞれの
容量を可変して信号の遅延時間を可変しているために、
遅延時間を大きくした際に信号波形のなまりが大きくな
って、信号の立ち上がり／立ち下がり時にノイズが混入
すると次段のインバータで誤動作し易くなり、そのため
に出力発振信号の周波数のばらつき（ジッタ）が発生し
やすいという問題があった。この出力発振信号の周波数
のばらつきを防止するため、周辺回路からのノイズを低
減及び遮断する対策を施すには周辺回路の回路設計の困
難化と回路規模の大型化を招いてしまう。
制御電圧に応じてインバータ１０2，１０3 それぞれの
容量を可変して信号の遅延時間を可変しているために、
遅延時間を大きくした際に信号波形のなまりが大きくな
って、信号の立ち上がり／立ち下がり時にノイズが混入
すると次段のインバータで誤動作し易くなり、そのため
に出力発振信号の周波数のばらつき（ジッタ）が発生し
やすいという問題があった。この出力発振信号の周波数
のばらつきを防止するため、周辺回路からのノイズを低
減及び遮断する対策を施すには周辺回路の回路設計の困
難化と回路規模の大型化を招いてしまう。
【０００５】本発明は上記の点に鑑みてなされたもの
で、回路規模を小さくでき、ノイズの影響を受けにく
く、ジッタの発生が少ない周波数可変発振器を提供する
ことを目的とする。
で、回路規模を小さくでき、ノイズの影響を受けにく
く、ジッタの発生が少ない周波数可変発振器を提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】請求項１に記載の発明
は、多重ループを持つリングオッシレータで構成される
発振部と、発振周波数を指示する制御入力の値に応じて
前記発振部の多重ループを切り換え、前記制御入力の値
に基づいた発振周波数の信号を生成させる周波数制御部
とを有する。
は、多重ループを持つリングオッシレータで構成される
発振部と、発振周波数を指示する制御入力の値に応じて
前記発振部の多重ループを切り換え、前記制御入力の値
に基づいた発振周波数の信号を生成させる周波数制御部
とを有する。
【０００７】このように、発振周波数を指示する制御入
力の値に応じて多重ループを切り換え、制御入力の値に
基づいた発振周波数の信号を生成させるため、発振周波
数が低い場合のリングオッシレータを構成する遅延回路
の回路素子数を大幅に低減でき、また、デジタル動作で
あるためノイズの影響を受けにくくなる。請求項２に記
載の発明は、請求項１記載の周波数可変発振器におい
て、前記発振部は、第１のループと、前記第１のループ
の一部を用いた第２のループと、前記第１のループと第
２のループとの切り換えを行う切換回路とを有する。
力の値に応じて多重ループを切り換え、制御入力の値に
基づいた発振周波数の信号を生成させるため、発振周波
数が低い場合のリングオッシレータを構成する遅延回路
の回路素子数を大幅に低減でき、また、デジタル動作で
あるためノイズの影響を受けにくくなる。請求項２に記
載の発明は、請求項１記載の周波数可変発振器におい
て、前記発振部は、第１のループと、前記第１のループ
の一部を用いた第２のループと、前記第１のループと第
２のループとの切り換えを行う切換回路とを有する。
【０００８】このように、切換回路を用いることによ
り、多重ループの第１のループと第１のループの一部を
用いた第２のループとの切り換える請求項１に記載の発
明を実現することができる。請求項３に記載の発明は、
請求項２記載の周波数可変発振器において、前記周波数
制御部は、発振周波数を指示する制御入力の値に応じて
前記第２のループのループ回数をカウントするカウンタ
と、前記カウンタのカウント値に基づいて前記第２のル
ープと第１のループとの切り換えを指示する選択信号を
生成し前記切換回路に供給する論理回路とを有する。
り、多重ループの第１のループと第１のループの一部を
用いた第２のループとの切り換える請求項１に記載の発
明を実現することができる。請求項３に記載の発明は、
請求項２記載の周波数可変発振器において、前記周波数
制御部は、発振周波数を指示する制御入力の値に応じて
前記第２のループのループ回数をカウントするカウンタ
と、前記カウンタのカウント値に基づいて前記第２のル
ープと第１のループとの切り換えを指示する選択信号を
生成し前記切換回路に供給する論理回路とを有する。
【０００９】このように、第２のループのループ回数を
カウントして第２のループと第１のループとの切り換え
を指示することにより、制御入力の値に基づいた発振周
波数の信号を生成させることができる。請求項４に記載
の発明は、請求項１記載の周波数可変発振器において、
前記発振部は、第１のループと、前記第１のループの一
部を用いた第２のループと、前記第２のループの一部を
用いた第３のループと、前記第１のループと第２のルー
プとの切り換えを行う第１の切換回路と、前記第２のル
ープと第３のループとの切り換えを行う第２の切換回路
とを有する。
カウントして第２のループと第１のループとの切り換え
を指示することにより、制御入力の値に基づいた発振周
波数の信号を生成させることができる。請求項４に記載
の発明は、請求項１記載の周波数可変発振器において、
前記発振部は、第１のループと、前記第１のループの一
部を用いた第２のループと、前記第２のループの一部を
用いた第３のループと、前記第１のループと第２のルー
プとの切り換えを行う第１の切換回路と、前記第２のル
ープと第３のループとの切り換えを行う第２の切換回路
とを有する。
【００１０】このように、第１の切換回路と第２の切換
回路とを用いることにより、多重ループの第１のループ
と第２のループとの切り換え、及び第２のループと第３
のループとの切り換えを実現することができる。請求項
５に記載の発明は、請求項４記載の周波数可変発振器に
おいて、前記周波数制御部は、発振周波数を指示する制
御入力の値に応じて前記第２のループのループ回数をカ
ウントする第１のカウンタと、発振周波数を指示する制
御入力の値に応じて前記第３のループのループ回数をカ
ウントする第２のカウンタと、前記第１のカウンタのカ
ウント値に基づいて前記第２のループと第１のループと
の切り換えを指示する選択信号を生成し前記切換回路に
供給する第１の論理回路と、前記第２のカウンタのカウ
ント値に基づいて前記第３のループと第２のループとの
切り換えを指示する選択信号を生成し前記切換回路に供
給する第２の論理回路とを有する。
回路とを用いることにより、多重ループの第１のループ
と第２のループとの切り換え、及び第２のループと第３
のループとの切り換えを実現することができる。請求項
５に記載の発明は、請求項４記載の周波数可変発振器に
おいて、前記周波数制御部は、発振周波数を指示する制
御入力の値に応じて前記第２のループのループ回数をカ
ウントする第１のカウンタと、発振周波数を指示する制
御入力の値に応じて前記第３のループのループ回数をカ
ウントする第２のカウンタと、前記第１のカウンタのカ
ウント値に基づいて前記第２のループと第１のループと
の切り換えを指示する選択信号を生成し前記切換回路に
供給する第１の論理回路と、前記第２のカウンタのカウ
ント値に基づいて前記第３のループと第２のループとの
切り換えを指示する選択信号を生成し前記切換回路に供
給する第２の論理回路とを有する。
【００１１】このように、第２のループのループ回数を
カウントして第２のループと第１のループとの切り換え
を指示し、また、第３のループのループ回数をカウント
して第３のループと第２のループとの切り換えを指示す
ることにより、制御入力の値に基づいた発振周波数の信
号を生成させることができ、発振周波数の調整幅を小さ
くできると共に、低い発信周波数から高い発信周波数ま
で幅広い周波数の信号を生成することができる。
カウントして第２のループと第１のループとの切り換え
を指示し、また、第３のループのループ回数をカウント
して第３のループと第２のループとの切り換えを指示す
ることにより、制御入力の値に基づいた発振周波数の信
号を生成させることができ、発振周波数の調整幅を小さ
くできると共に、低い発信周波数から高い発信周波数ま
で幅広い周波数の信号を生成することができる。
【００１２】請求項６に記載の発明は、請求項１乃至５
記載の周波数可変発振器において、前記発振周波数を指
示する制御入力は、アナログの電圧であり、前記アナロ
グ電圧の制御入力をデジタル値に変換するＡＤコンバー
タを有する。これにより、アナログ電圧の制御入力に応
じて発信周波数を可変する電圧制御型発振器として用い
ることができる。
記載の周波数可変発振器において、前記発振周波数を指
示する制御入力は、アナログの電圧であり、前記アナロ
グ電圧の制御入力をデジタル値に変換するＡＤコンバー
タを有する。これにより、アナログ電圧の制御入力に応
じて発信周波数を可変する電圧制御型発振器として用い
ることができる。
【００１３】請求項７に記載の発明は、請求項１乃至５
記載の周波数可変発振器において、前記発振周波数を指
示する制御入力は、デジタル値であり、前記デジタル値
の制御入力を保持するレジスタを有する。これにより、
デジタル値の制御入力に応じて発信周波数を可変するこ
とができる。
記載の周波数可変発振器において、前記発振周波数を指
示する制御入力は、デジタル値であり、前記デジタル値
の制御入力を保持するレジスタを有する。これにより、
デジタル値の制御入力に応じて発信周波数を可変するこ
とができる。
【００１４】請求項８に記載の発明は、請求項１乃至５
記載の周波数可変発振器において、前記発振周波数を指
示する制御入力は、アナログの電圧又はデジタル値であ
り、前記アナログ電圧の制御入力をデジタル値に変換す
るＡＤコンバータと、前記デジタル値の制御入力を保持
するレジスタと、前記ＡＤコンバータの出力するデジタ
ル値と前記レジスタの出力するデジタル値とのいずれか
一方を選択して、前記周波数制御部に供給するセレクタ
とを有する。
記載の周波数可変発振器において、前記発振周波数を指
示する制御入力は、アナログの電圧又はデジタル値であ
り、前記アナログ電圧の制御入力をデジタル値に変換す
るＡＤコンバータと、前記デジタル値の制御入力を保持
するレジスタと、前記ＡＤコンバータの出力するデジタ
ル値と前記レジスタの出力するデジタル値とのいずれか
一方を選択して、前記周波数制御部に供給するセレクタ
とを有する。
【００１５】これにより、アナログ電圧の制御入力に応
じて発信周波数を可変できると共に、デジタル値の制御
入力に応じて発信周波数を可変することができる。請求
項９に記載の発明は、パルスを生成するリングオッシレ
ータと、前記リングオッシレータからパルスを取り出す
出力部と、前記リングオッシレータを伝搬するパルスの
周回数を計数するカウンタと、前記カウンタの計数値が
所定値に達すると、前記パルスを前記出力部に供給する
制御回路とを有する。
じて発信周波数を可変できると共に、デジタル値の制御
入力に応じて発信周波数を可変することができる。請求
項９に記載の発明は、パルスを生成するリングオッシレ
ータと、前記リングオッシレータからパルスを取り出す
出力部と、前記リングオッシレータを伝搬するパルスの
周回数を計数するカウンタと、前記カウンタの計数値が
所定値に達すると、前記パルスを前記出力部に供給する
制御回路とを有する。
【００１６】このように、リングオッシレータを伝搬す
るパルスの周回数を計数するカウンタの計数値が所定値
に達すると、パルスを出力部から取り出すため、発振周
波数が低い場合のリングオッシレータを構成する遅延回
路の回路素子数を大幅に低減でき、また、デジタル動作
であるためノイズの影響を受けにくくなる。
るパルスの周回数を計数するカウンタの計数値が所定値
に達すると、パルスを出力部から取り出すため、発振周
波数が低い場合のリングオッシレータを構成する遅延回
路の回路素子数を大幅に低減でき、また、デジタル動作
であるためノイズの影響を受けにくくなる。
【００１７】
【発明の実施の形態】図１は本発明の周波数可変発振器
の第１実施例のブロック図を示す。同図中、発信部であ
る多重ループ・リングオッシレータ２０は多重ループを
有しており、周波数制御部２２の制御に従ってループの
選択を行って、端子２４からイネーブル信号ＥＮを供給
されると発振を行う。その出力発振信号は端子２６から
出力される。入力選択部２８には端子３０から発振周波
数を指示するアナログの制御電圧が供給されるか、又は
端子３２から発振周波数を指示するデジタルの制御デー
タが供給される。入力選択部２８は端子３４から供給さ
れる選択信号に応じてアナログの制御電圧又はデジタル
の制御データを選択して制御データを生成し、周波数制
御部２２に供給する。周波数制御部２２はこの制御デー
タに基づいて、多重ループ・リングオッシレータ２０の
各ループの信号のループ回数を求め、この選択を指示す
る。
の第１実施例のブロック図を示す。同図中、発信部であ
る多重ループ・リングオッシレータ２０は多重ループを
有しており、周波数制御部２２の制御に従ってループの
選択を行って、端子２４からイネーブル信号ＥＮを供給
されると発振を行う。その出力発振信号は端子２６から
出力される。入力選択部２８には端子３０から発振周波
数を指示するアナログの制御電圧が供給されるか、又は
端子３２から発振周波数を指示するデジタルの制御デー
タが供給される。入力選択部２８は端子３４から供給さ
れる選択信号に応じてアナログの制御電圧又はデジタル
の制御データを選択して制御データを生成し、周波数制
御部２２に供給する。周波数制御部２２はこの制御デー
タに基づいて、多重ループ・リングオッシレータ２０の
各ループの信号のループ回数を求め、この選択を指示す
る。
【００１８】図２は本発明の周波数可変発振器の第１実
施例の回路構成図を示す。同図中、図１と同一部分には
同一符号を付す。図２において、多重ループ・リングオ
ッシレータ２０はナンド回路４０，４４と、遅延回路４
２，４６と、切換回路（制御回路）４８と、出力バッフ
ァ（出力部）５０とより構成されている。ナンド回路４
０、遅延回路４２、ナンド回路４４、遅延回路４６、切
換回路４８で第１のループを構成し、また、ナンド回路
４４、遅延回路４６、切換回路４８で第２のループを構
成する。つまり、切換回路４８でループの切り換えを行
う。
施例の回路構成図を示す。同図中、図１と同一部分には
同一符号を付す。図２において、多重ループ・リングオ
ッシレータ２０はナンド回路４０，４４と、遅延回路４
２，４６と、切換回路（制御回路）４８と、出力バッフ
ァ（出力部）５０とより構成されている。ナンド回路４
０、遅延回路４２、ナンド回路４４、遅延回路４６、切
換回路４８で第１のループを構成し、また、ナンド回路
４４、遅延回路４６、切換回路４８で第２のループを構
成する。つまり、切換回路４８でループの切り換えを行
う。
【００１９】遅延回路４６は、例えば図３（Ａ）に示す
ように縦続接続されたインバータ６２1 〜６２4 から構
成されており、ナンド回路４４の出力信号が端子６１に
供給され、端子６３の出力信号が切換回路４８に供給さ
れる。遅延回路４２についてもインバータの段数が違う
だけで同様の構成である。切換回路４８は、例えば図３
（Ｂ）に示す回路構成である。遅延回路４６の出力信号
が端子６５からオア回路６７，６８に供給される。端子
６９から供給される選択信号ＳＥＬはオア回路６７に供
給されると共に、インバータ７０で反転されてアンド回
路６８に供給される。つまり、選択信号ＳＥＬがハイレ
ベル時には端子６５からの信号がオア回路６８を通して
端子７１からナンド回路４４に供給され、選択信号ＳＥ
Ｌがローレベル時には端子６５からの信号がオア回路６
７を通して端子７２からナンド回路４０に供給される。
ように縦続接続されたインバータ６２1 〜６２4 から構
成されており、ナンド回路４４の出力信号が端子６１に
供給され、端子６３の出力信号が切換回路４８に供給さ
れる。遅延回路４２についてもインバータの段数が違う
だけで同様の構成である。切換回路４８は、例えば図３
（Ｂ）に示す回路構成である。遅延回路４６の出力信号
が端子６５からオア回路６７，６８に供給される。端子
６９から供給される選択信号ＳＥＬはオア回路６７に供
給されると共に、インバータ７０で反転されてアンド回
路６８に供給される。つまり、選択信号ＳＥＬがハイレ
ベル時には端子６５からの信号がオア回路６８を通して
端子７１からナンド回路４４に供給され、選択信号ＳＥ
Ｌがローレベル時には端子６５からの信号がオア回路６
７を通して端子７２からナンド回路４０に供給される。
【００２０】入力選択部２８のＡＤコンバータ５２は端
子３０から供給される発振周波数を指示するアナログの
制御電圧をＫビットの制御データに変換してセレクタ５
４に供給する。また、レジスタ５６は端子３２からシリ
アルに供給される発振周波数を指示するデジタルの制御
データを格納してＫビットパラレルにセレクタ５４に供
給する。なお、レジスタ５６に格納した制御データを端
子３３から読み出すことができる。セレクタ５４は端子
３４から供給される選択信号に応じてＡＤコンバータ５
２又はレジスタ５６からの制御データを選択して周波数
制御部２２のダウンカウンタ５８に供給する。
子３０から供給される発振周波数を指示するアナログの
制御電圧をＫビットの制御データに変換してセレクタ５
４に供給する。また、レジスタ５６は端子３２からシリ
アルに供給される発振周波数を指示するデジタルの制御
データを格納してＫビットパラレルにセレクタ５４に供
給する。なお、レジスタ５６に格納した制御データを端
子３３から読み出すことができる。セレクタ５４は端子
３４から供給される選択信号に応じてＡＤコンバータ５
２又はレジスタ５６からの制御データを選択して周波数
制御部２２のダウンカウンタ５８に供給する。
【００２１】ダウンカウンタ（カウンタ）５８はインバ
ータ５７からイネーブル端子ＥＮにローレベルの信号を
供給されるとカウント動作を開始し、ロード端子ＬＤに
供給される信号の立ち下がり時にセレクタ５４よりの制
御データをローディングして、ナンド回路４４の出力パ
ルスが入来する毎にカウントダウンする。そのＫビット
のカウント値はイクスクルーシブオア回路６０で値０
（Ｋビット）と比較され、カウント値が値０以外のとき
にハイレベルで、カウント値が値０のときにローレベル
の選択信号ＳＥＬがイクスクルーシブオア回路（論理回
路）６０から出力されて、切換回路４８に供給される。
前述のように、切換回路４８は選択信号ＳＥＬがハイレ
ベル時には遅延回路４６出力をナンド回路４４に供給し
て第２のループを選択し、選択信号ＳＥＬがローレベル
時には遅延回路４６出力をナンド回路４０に供給して第
１のループを選択する。
ータ５７からイネーブル端子ＥＮにローレベルの信号を
供給されるとカウント動作を開始し、ロード端子ＬＤに
供給される信号の立ち下がり時にセレクタ５４よりの制
御データをローディングして、ナンド回路４４の出力パ
ルスが入来する毎にカウントダウンする。そのＫビット
のカウント値はイクスクルーシブオア回路６０で値０
（Ｋビット）と比較され、カウント値が値０以外のとき
にハイレベルで、カウント値が値０のときにローレベル
の選択信号ＳＥＬがイクスクルーシブオア回路（論理回
路）６０から出力されて、切換回路４８に供給される。
前述のように、切換回路４８は選択信号ＳＥＬがハイレ
ベル時には遅延回路４６出力をナンド回路４４に供給し
て第２のループを選択し、選択信号ＳＥＬがローレベル
時には遅延回路４６出力をナンド回路４０に供給して第
１のループを選択する。
【００２２】ここで、第１のループの遅延時間はナンド
回路４０と遅延回路４２の遅延時間をＴBASEとし、第２
のループ（ナンド回路４４，遅延回路４６，切換回路４
８）の遅延時間をＤＴとし、ダウンカウンタ５８にロー
ディングする制御データをＮとすると、第２のループで
２Ｎ回ループする毎に第１のループに２回だけ切り換わ
り、ＴBASE＋ＤＴ・（２・Ｎ−１）の時と、ＴBASE＋Ｄ
Ｔの時に、信号が端子２６から出力される。この信号の
周期Ｔは次式で表される。
回路４０と遅延回路４２の遅延時間をＴBASEとし、第２
のループ（ナンド回路４４，遅延回路４６，切換回路４
８）の遅延時間をＤＴとし、ダウンカウンタ５８にロー
ディングする制御データをＮとすると、第２のループで
２Ｎ回ループする毎に第１のループに２回だけ切り換わ
り、ＴBASE＋ＤＴ・（２・Ｎ−１）の時と、ＴBASE＋Ｄ
Ｔの時に、信号が端子２６から出力される。この信号の
周期Ｔは次式で表される。
【００２３】 Ｔ＝（ＴBASE＋ＤＴ）＋ＤＴ・２（Ｎ−１）＋（ＴBASE＋ＤＴ） ＝２・ＴBASE＋ＤＴ・２・Ｎ …（１） このため、周波数ＦはＦ＝１／Ｔで表される。図４はＮ
＝４とした場合の信号波形図を示す。端子２２のイネー
ブル信号が図４（Ａ）に示すようにハイレベルとなり、
遅延回路４２の出力信号Ｌ１が図４（Ｂ）に示すように
ハイレベルとなり、このときダウンカウンタ５８に値４
がローディングされていると、選択信号ＳＥＬは図４
（Ｅ）に示すようにハイレベルとなって切換回路４８は
図４（Ｄ）に示す遅延回路４６の出力信号ＬＡを図４
（Ｆ）に示す信号ＬＸ２としてナンド回路４４に供給し
第２ループを選択する。
＝４とした場合の信号波形図を示す。端子２２のイネー
ブル信号が図４（Ａ）に示すようにハイレベルとなり、
遅延回路４２の出力信号Ｌ１が図４（Ｂ）に示すように
ハイレベルとなり、このときダウンカウンタ５８に値４
がローディングされていると、選択信号ＳＥＬは図４
（Ｅ）に示すようにハイレベルとなって切換回路４８は
図４（Ｄ）に示す遅延回路４６の出力信号ＬＡを図４
（Ｆ）に示す信号ＬＸ２としてナンド回路４４に供給し
第２ループを選択する。
【００２４】図４（Ｃ）に示すナンド回路４４の出力信
号Ｌ２によってダウンカウンタ５８はダウンカウントを
行い、時点ｔ１でカウント値が０となると選択信号ＳＥ
Ｌは図４（Ｅ）に示すようにローレベルとなって切換回
路４８は図４（Ｇ）に示す信号ＬＸ１をナンド回路４０
に供給し第１ループを選択する。これによって端子２６
より図４（Ｈ）に示す発振信号が出力される。
号Ｌ２によってダウンカウンタ５８はダウンカウントを
行い、時点ｔ１でカウント値が０となると選択信号ＳＥ
Ｌは図４（Ｅ）に示すようにローレベルとなって切換回
路４８は図４（Ｇ）に示す信号ＬＸ１をナンド回路４０
に供給し第１ループを選択する。これによって端子２６
より図４（Ｈ）に示す発振信号が出力される。
【００２５】上記の（１）式から明らかなように、発振
周波数の変更はダウンカウンタ５８にローディングする
値を可変することで簡単に行うことができ、それもアナ
ログ電圧又はデジタルデータのいずれであっても良い。
また、ダウンカウンタ５８にローディングする値によっ
て第２のループのループ回数を決めているため、遅延回
路４２，４６を構成するインバータの数は最小限あれば
よく、広範囲の発振周波数を小規模の回路で構成するこ
とができる。更に、本回路はデジタル回路であり、アナ
ログ回路のようにパルス波形をなまらせて遅延時間を可
変する必要がないため、ノイズの影響を受けにくく、ジ
ッタ発生のおそれが極めて少なくなる。また、周辺回路
でノイズ対策の必要がないため、周辺回路を含めて回路
規模を小さくできる。
周波数の変更はダウンカウンタ５８にローディングする
値を可変することで簡単に行うことができ、それもアナ
ログ電圧又はデジタルデータのいずれであっても良い。
また、ダウンカウンタ５８にローディングする値によっ
て第２のループのループ回数を決めているため、遅延回
路４２，４６を構成するインバータの数は最小限あれば
よく、広範囲の発振周波数を小規模の回路で構成するこ
とができる。更に、本回路はデジタル回路であり、アナ
ログ回路のようにパルス波形をなまらせて遅延時間を可
変する必要がないため、ノイズの影響を受けにくく、ジ
ッタ発生のおそれが極めて少なくなる。また、周辺回路
でノイズ対策の必要がないため、周辺回路を含めて回路
規模を小さくできる。
【００２６】図５は、本発明の周波数可変発振器の第２
実施例の回路構成図を示す。同図中、図２と同一部分に
は同一符号を付す。図５において、多重ループ・リング
オッシレータ２０はナンド回路４０，４４，８４と、遅
延回路４２，４６，８６と、切換回路４８，８８と、出
力バッファ５０とより構成されている。ナンド回路４
０、遅延回路４２、ナンド回路４４、遅延回路４６、ナ
ンド回路８４、遅延回路８６、切換回路８８、切換回路
４８で第１のループを構成し、また、遅延回路４６、ナ
ンド回路８４、遅延回路８６、切換回路８８、切換回路
４８で第２のループを構成し、更に、ナンド回路８４、
遅延回路８６、切換回路８８で第３のループを構成す
る。つまり、切換回路４８，８８でループの切り換えを
行う。
実施例の回路構成図を示す。同図中、図２と同一部分に
は同一符号を付す。図５において、多重ループ・リング
オッシレータ２０はナンド回路４０，４４，８４と、遅
延回路４２，４６，８６と、切換回路４８，８８と、出
力バッファ５０とより構成されている。ナンド回路４
０、遅延回路４２、ナンド回路４４、遅延回路４６、ナ
ンド回路８４、遅延回路８６、切換回路８８、切換回路
４８で第１のループを構成し、また、遅延回路４６、ナ
ンド回路８４、遅延回路８６、切換回路８８、切換回路
４８で第２のループを構成し、更に、ナンド回路８４、
遅延回路８６、切換回路８８で第３のループを構成す
る。つまり、切換回路４８，８８でループの切り換えを
行う。
【００２７】遅延回路４６は、例えば図３（Ａ）に示す
ように縦続接続されたインバータ６２1 〜６２4 から構
成されており、ナンド回路４４の出力信号が端子６１に
供給され、端子６３の出力信号が切換回路４８に供給さ
れる。遅延回路４２，８６についてもインバータの段数
が違うだけで同様の構成である。切換回路４８，８８
は、例えば図３（Ｂ）に示す構成である。遅延回路４６
又は８６の出力信号が端子６５からオア回路６７又は６
８に供給される。端子６９から供給される選択信号ＳＥ
Ｌ１又はＳＥＬ２はオア回路６７に供給されると共に、
インバータ７０で反転されてオア回路６８に供給され
る。つまり、選択信号ＳＥＬ１又はＳＥＬ２がハイレベ
ル時には端子６５からの信号がオア回路６８を通して端
子７１からナンド回路４４又は８４に供給され、選択信
号ＳＥＬ１又はＳＥＬ２がローレベル時には端子６５か
らの信号がオア回路６７を通して端子７２からナンド回
路４０又は切換回路４８に供給される。
ように縦続接続されたインバータ６２1 〜６２4 から構
成されており、ナンド回路４４の出力信号が端子６１に
供給され、端子６３の出力信号が切換回路４８に供給さ
れる。遅延回路４２，８６についてもインバータの段数
が違うだけで同様の構成である。切換回路４８，８８
は、例えば図３（Ｂ）に示す構成である。遅延回路４６
又は８６の出力信号が端子６５からオア回路６７又は６
８に供給される。端子６９から供給される選択信号ＳＥ
Ｌ１又はＳＥＬ２はオア回路６７に供給されると共に、
インバータ７０で反転されてオア回路６８に供給され
る。つまり、選択信号ＳＥＬ１又はＳＥＬ２がハイレベ
ル時には端子６５からの信号がオア回路６８を通して端
子７１からナンド回路４４又は８４に供給され、選択信
号ＳＥＬ１又はＳＥＬ２がローレベル時には端子６５か
らの信号がオア回路６７を通して端子７２からナンド回
路４０又は切換回路４８に供給される。
【００２８】第１の入力選択部２８のＡＤコンバータ５
２は端子３０から供給される発振周波数を指示するアナ
ログの制御電圧をＫ１ビットの制御データに変換してセ
レクタ５４に供給する。また、レジスタ５６は端子３２
からシリアルに供給される発振周波数を指示するデジタ
ルの制御データを格納してＫ１ビットパラレルにセレク
タ５４に供給する。なお、レジスタ５６に格納した制御
データを端子３３から読み出すことができる。セレクタ
５４は端子３４から供給される選択信号に応じてＡＤコ
ンバータ５２又はレジスタ５６からの制御データを選択
して周波数制御部２２のダウンカウンタ５８に供給す
る。
２は端子３０から供給される発振周波数を指示するアナ
ログの制御電圧をＫ１ビットの制御データに変換してセ
レクタ５４に供給する。また、レジスタ５６は端子３２
からシリアルに供給される発振周波数を指示するデジタ
ルの制御データを格納してＫ１ビットパラレルにセレク
タ５４に供給する。なお、レジスタ５６に格納した制御
データを端子３３から読み出すことができる。セレクタ
５４は端子３４から供給される選択信号に応じてＡＤコ
ンバータ５２又はレジスタ５６からの制御データを選択
して周波数制御部２２のダウンカウンタ５８に供給す
る。
【００２９】ダウンカウンタ（第１のカウンタ）５８は
インバータ５７からイネーブル端子ＥＮにローレベルの
信号を供給されるとカウント動作を開始し、ロード端子
ＬＤに供給される信号の立ち下がり時にセレクタ５４よ
りの制御データをローディングして、ナンド回路４４の
出力パルスが入来する毎にカウントダウンする。そのＫ
１ビットのカウント値はイクスクルーシブオア回路６０
で値０（Ｋ１ビット）と比較され、カウント値が値０以
外のときにハイレベルで、カウント値が値０のときにロ
ーレベルの選択信号ＳＥＬ１がイクスクルーシブオア回
路（第１の論理回路）６０から出力されて、切換回路４
８に供給される。前述のように、切換回路４８は選択信
号ＳＥＬ１がハイレベル時には遅延回路４６出力をナン
ド回路４４に供給して第２のループを選択し、選択信号
ＳＥＬ１がローレベル時には遅延回路４６出力をナンド
回路４０に供給して第１のループを選択する。
インバータ５７からイネーブル端子ＥＮにローレベルの
信号を供給されるとカウント動作を開始し、ロード端子
ＬＤに供給される信号の立ち下がり時にセレクタ５４よ
りの制御データをローディングして、ナンド回路４４の
出力パルスが入来する毎にカウントダウンする。そのＫ
１ビットのカウント値はイクスクルーシブオア回路６０
で値０（Ｋ１ビット）と比較され、カウント値が値０以
外のときにハイレベルで、カウント値が値０のときにロ
ーレベルの選択信号ＳＥＬ１がイクスクルーシブオア回
路（第１の論理回路）６０から出力されて、切換回路４
８に供給される。前述のように、切換回路４８は選択信
号ＳＥＬ１がハイレベル時には遅延回路４６出力をナン
ド回路４４に供給して第２のループを選択し、選択信号
ＳＥＬ１がローレベル時には遅延回路４６出力をナンド
回路４０に供給して第１のループを選択する。
【００３０】第２の入力選択部９０のＡＤコンバータ９
５は端子９１から供給される発振周波数を指示するアナ
ログの制御電圧をＫ２ビットの制御データに変換してセ
レクタ９７に供給する。また、レジスタ９６は端子９２
からシリアルに供給される発振周波数を指示するデジタ
ルの制御データを格納してＫ２ビットパラレルにセレク
タ９７に供給する。なお、レジスタ９６に格納した制御
データを端子９３から読み出すことができる。セレクタ
９７は端子９４から供給される選択信号に応じてＡＤコ
ンバータ９５又はレジスタ９６からの制御データを選択
して周波数制御部１００のダウンカウンタ１０２に供給
する。
５は端子９１から供給される発振周波数を指示するアナ
ログの制御電圧をＫ２ビットの制御データに変換してセ
レクタ９７に供給する。また、レジスタ９６は端子９２
からシリアルに供給される発振周波数を指示するデジタ
ルの制御データを格納してＫ２ビットパラレルにセレク
タ９７に供給する。なお、レジスタ９６に格納した制御
データを端子９３から読み出すことができる。セレクタ
９７は端子９４から供給される選択信号に応じてＡＤコ
ンバータ９５又はレジスタ９６からの制御データを選択
して周波数制御部１００のダウンカウンタ１０２に供給
する。
【００３１】ダウンカウンタ（第２のカウンタ）１０２
はインバータ１０１からイネーブル端子ＥＮにローレベ
ルの信号を供給されるとカウント動作を開始し、ロード
端子ＬＤに供給される信号の立ち下がり時にセレクタ９
７よりの制御データをローディングして、ナンド回路８
４の出力パルスが入来する毎にカウントダウンする。そ
のＫ２ビットのカウント値はイクスクルーシブオア回路
１０４で値０（Ｋ２ビット）と比較され、カウント値が
値０以外のときにハイレベルで、カウント値が値０のと
きにローレベルの選択信号ＳＥＬ２がイクスクルーシブ
オア回路（第２の論理回路）１０４から出力されて、切
換回路８８に供給される。前述のように、切換回路８８
は選択信号ＳＥＬ２がハイレベル時には遅延回路８６出
力をナンド回路８４に供給して第３のループを選択し、
選択信号ＳＥＬ２がローレベル時には遅延回路８６出力
を切換回路４８に供給して第１又は第２のループを選択
する。
はインバータ１０１からイネーブル端子ＥＮにローレベ
ルの信号を供給されるとカウント動作を開始し、ロード
端子ＬＤに供給される信号の立ち下がり時にセレクタ９
７よりの制御データをローディングして、ナンド回路８
４の出力パルスが入来する毎にカウントダウンする。そ
のＫ２ビットのカウント値はイクスクルーシブオア回路
１０４で値０（Ｋ２ビット）と比較され、カウント値が
値０以外のときにハイレベルで、カウント値が値０のと
きにローレベルの選択信号ＳＥＬ２がイクスクルーシブ
オア回路（第２の論理回路）１０４から出力されて、切
換回路８８に供給される。前述のように、切換回路８８
は選択信号ＳＥＬ２がハイレベル時には遅延回路８６出
力をナンド回路８４に供給して第３のループを選択し、
選択信号ＳＥＬ２がローレベル時には遅延回路８６出力
を切換回路４８に供給して第１又は第２のループを選択
する。
【００３２】ここで、第１のループの遅延時間はナンド
回路４０と遅延回路４２の遅延時間をＴBASEとし、第２
のループ（ナンド回路４４，８４，遅延回路４６，８
６，切換回路４８，８８）の遅延時間をＤＴ１とし、第
３のループ（ナンド回路８４，遅延回路８６，切換回路
８８）の遅延時間をＤＴ２とし、ダウンカウンタ５８に
ローディングする制御データをＮ、ダウンカウンタ８８
にローディングする制御データをＭとすると、端子２６
から出力される信号の周期Ｔは次式で表される。
回路４０と遅延回路４２の遅延時間をＴBASEとし、第２
のループ（ナンド回路４４，８４，遅延回路４６，８
６，切換回路４８，８８）の遅延時間をＤＴ１とし、第
３のループ（ナンド回路８４，遅延回路８６，切換回路
８８）の遅延時間をＤＴ２とし、ダウンカウンタ５８に
ローディングする制御データをＮ、ダウンカウンタ８８
にローディングする制御データをＭとすると、端子２６
から出力される信号の周期Ｔは次式で表される。
【００３３】 Ｔ＝２・ＴBASE＋Ｎ・（ＤＴ１・２＋Ｍ・（ＤＴ２・２）） …（２） このため、周波数ＦはＦ＝１／Ｔで表される。図６はＮ
＝３，Ｍ＝４とした場合の信号波形図を示す。端子２２
のイネーブル信号ＥＮが図６（Ａ）に示すようにハイレ
ベルとなり、遅延回路４２の出力信号Ｌ１が図６（Ｂ）
に示すようにハイレベルとなる。このときダウンカウン
タ５８，１０２にＮ＝３，Ｍ＝４がローディングされて
いると、選択信号ＳＥＬ２，ＳＥＬ１は図６（Ｆ），
（Ｉ）それぞれに示すようにハイレベルとなり、切換回
路８８は図６（Ｅ）に示す遅延回路８６の出力信号ＬＡ
３を図６（Ｇ）に示す信号ＬＸ３としてナンド回路８４
に供給し第３ループを選択する。
＝３，Ｍ＝４とした場合の信号波形図を示す。端子２２
のイネーブル信号ＥＮが図６（Ａ）に示すようにハイレ
ベルとなり、遅延回路４２の出力信号Ｌ１が図６（Ｂ）
に示すようにハイレベルとなる。このときダウンカウン
タ５８，１０２にＮ＝３，Ｍ＝４がローディングされて
いると、選択信号ＳＥＬ２，ＳＥＬ１は図６（Ｆ），
（Ｉ）それぞれに示すようにハイレベルとなり、切換回
路８８は図６（Ｅ）に示す遅延回路８６の出力信号ＬＡ
３を図６（Ｇ）に示す信号ＬＸ３としてナンド回路８４
に供給し第３ループを選択する。
【００３４】図６（Ｄ）に示すナンド回路８４の出力信
号Ｌ３によってダウンカウンタ１０２はダウンカウント
を行い、時点ｔ１でカウント値が０となると選択信号Ｓ
ＥＬ２は図６（Ｆ）に示すようにローレベルとなって切
換回路８８は図６（Ｈ）に示す信号ＬＡ２を切換回路４
８に供給する。この時、図６（Ｉ）に示す選択信号ＳＥ
Ｌ１はハイレベルのため切換回路４８は上記信号ＬＡ２
を図６（Ｊ）に示す信号ＬＸ２としてナンド回路４４に
供給し第２ループを選択する。
号Ｌ３によってダウンカウンタ１０２はダウンカウント
を行い、時点ｔ１でカウント値が０となると選択信号Ｓ
ＥＬ２は図６（Ｆ）に示すようにローレベルとなって切
換回路８８は図６（Ｈ）に示す信号ＬＡ２を切換回路４
８に供給する。この時、図６（Ｉ）に示す選択信号ＳＥ
Ｌ１はハイレベルのため切換回路４８は上記信号ＬＡ２
を図６（Ｊ）に示す信号ＬＸ２としてナンド回路４４に
供給し第２ループを選択する。
【００３５】この後、図６（Ｃ）に示すナンド回路４４
の出力信号Ｌ２によってダウンカウンタ５８はダウンカ
ウントを行い、時点ｔ２でカウント値が０となると選択
信号ＳＥＬ１は図６（Ｉ）に示すようにローレベルとな
って切換回路４８は図６（Ｋ）に示す信号ＬＸ１をナン
ド回路４０に供給し第１ループを選択する。これによっ
て端子２６より図６（Ｈ）に示す発振信号が出力され
る。
の出力信号Ｌ２によってダウンカウンタ５８はダウンカ
ウントを行い、時点ｔ２でカウント値が０となると選択
信号ＳＥＬ１は図６（Ｉ）に示すようにローレベルとな
って切換回路４８は図６（Ｋ）に示す信号ＬＸ１をナン
ド回路４０に供給し第１ループを選択する。これによっ
て端子２６より図６（Ｈ）に示す発振信号が出力され
る。
【００３６】上記の（２）式から明らかなように、発振
周波数の変更はダウンカウンタ５８，１０２にローディ
ングする値を可変することで簡単に行うことができ、そ
れもアナログ電圧又はデジタルデータのいずれであって
も良い。また、ダウンカウンタ５８にローディングする
値によって第２，第３のループのループ回数を決めてい
るため、遅延回路４２，４６，８６を構成するインバー
タの数は最小限あればよく、広範囲の発振周波数を小規
模の回路で構成することができ、第２，第３のループを
持つため、発振周波数の調整幅を小さくできると共に、
低い発信周波数から高い発信周波数まで幅広い周波数の
信号を生成することができる。
周波数の変更はダウンカウンタ５８，１０２にローディ
ングする値を可変することで簡単に行うことができ、そ
れもアナログ電圧又はデジタルデータのいずれであって
も良い。また、ダウンカウンタ５８にローディングする
値によって第２，第３のループのループ回数を決めてい
るため、遅延回路４２，４６，８６を構成するインバー
タの数は最小限あればよく、広範囲の発振周波数を小規
模の回路で構成することができ、第２，第３のループを
持つため、発振周波数の調整幅を小さくできると共に、
低い発信周波数から高い発信周波数まで幅広い周波数の
信号を生成することができる。
【００３７】更に、本回路はデジタル回路であり、アナ
ログ回路のようにパルス波形をなまらせて遅延時間を可
変する必要がないため、ノイズの影響を受けにくく、ジ
ッタ発生のおそれが極めて少なくなる。また、周辺回路
でノイズ対策の必要がないため、周辺回路を含めて回路
規模を小さくできる。なお、図２及び図５において、遅
延回路４２を設けず、切換回路の出力ＬＸ１とイネーブ
ル信号ＥＮとのアンド出力をナンド回路４４及び出力バ
ッファ５０に入力しても良い。この場合、端子２６に現
れるパルスのハイレベル及びローレベルの期間はＴBASE
＝０とおくことで求められる。
ログ回路のようにパルス波形をなまらせて遅延時間を可
変する必要がないため、ノイズの影響を受けにくく、ジ
ッタ発生のおそれが極めて少なくなる。また、周辺回路
でノイズ対策の必要がないため、周辺回路を含めて回路
規模を小さくできる。なお、図２及び図５において、遅
延回路４２を設けず、切換回路の出力ＬＸ１とイネーブ
ル信号ＥＮとのアンド出力をナンド回路４４及び出力バ
ッファ５０に入力しても良い。この場合、端子２６に現
れるパルスのハイレベル及びローレベルの期間はＴBASE
＝０とおくことで求められる。
【００３８】
【発明の効果】上述の如く、請求項１に記載の発明は、
多重ループを持つリングオッシレータで構成される発振
部と、発振周波数を指示する制御入力の値に応じて前記
発振部の多重ループを切り換え、前記制御入力の値に基
づいた発振周波数の信号を生成させる周波数制御部とを
有し、発振周波数を指示する制御入力の値に応じて多重
ループを切り換え、制御入力の値に基づいた発振周波数
の信号を生成させるため、発振周波数が低い場合のリン
グオッシレータを構成する遅延回路の回路素子数を大幅
に低減でき、また、デジタル動作であるためノイズの影
響を受けにくくなる。
多重ループを持つリングオッシレータで構成される発振
部と、発振周波数を指示する制御入力の値に応じて前記
発振部の多重ループを切り換え、前記制御入力の値に基
づいた発振周波数の信号を生成させる周波数制御部とを
有し、発振周波数を指示する制御入力の値に応じて多重
ループを切り換え、制御入力の値に基づいた発振周波数
の信号を生成させるため、発振周波数が低い場合のリン
グオッシレータを構成する遅延回路の回路素子数を大幅
に低減でき、また、デジタル動作であるためノイズの影
響を受けにくくなる。
【００３９】請求項２に記載の発明では、前記発振部
は、第１のループと、前記第１のループの一部を用いた
第２のループと、前記第１のループと第２のループとの
切り換えを行う切換回路とを有することにより、多重ル
ープの第１のループと第１のループの一部を用いた第２
のループとの切り換える請求項１に記載の発明を実現す
ることができる。
は、第１のループと、前記第１のループの一部を用いた
第２のループと、前記第１のループと第２のループとの
切り換えを行う切換回路とを有することにより、多重ル
ープの第１のループと第１のループの一部を用いた第２
のループとの切り換える請求項１に記載の発明を実現す
ることができる。
【００４０】請求項３に記載の発明では、前記周波数制
御部は、発振周波数を指示する制御入力の値に応じて前
記第２のループのループ回数をカウントするカウンタ
と、前記カウンタのカウント値に基づいて前記第２のル
ープと第１のループとの切り換えを指示する選択信号を
生成し前記切換回路に供給する論理回路とを有し、第２
のループのループ回数をカウントして第２のループと第
１のループとの切り換えを指示することにより、制御入
力の値に基づいた発振周波数の信号を生成させることが
できる。
御部は、発振周波数を指示する制御入力の値に応じて前
記第２のループのループ回数をカウントするカウンタ
と、前記カウンタのカウント値に基づいて前記第２のル
ープと第１のループとの切り換えを指示する選択信号を
生成し前記切換回路に供給する論理回路とを有し、第２
のループのループ回数をカウントして第２のループと第
１のループとの切り換えを指示することにより、制御入
力の値に基づいた発振周波数の信号を生成させることが
できる。
【００４１】請求項４に記載の発明では、前記発振部
は、第１のループと、前記第１のループの一部を用いた
第２のループと、前記第２のループの一部を用いた第３
のループと、前記第１のループと第２のループとの切り
換えを行う第１の切換回路と、前記第２のループと第３
のループとの切り換えを行う第２の切換回路とを有し、
第１の切換回路と第２の切換回路とを用いることによ
り、多重ループの第１のループと第２のループとの切り
換え、及び第２のループと第３のループとの切り換えを
実現することができる。
は、第１のループと、前記第１のループの一部を用いた
第２のループと、前記第２のループの一部を用いた第３
のループと、前記第１のループと第２のループとの切り
換えを行う第１の切換回路と、前記第２のループと第３
のループとの切り換えを行う第２の切換回路とを有し、
第１の切換回路と第２の切換回路とを用いることによ
り、多重ループの第１のループと第２のループとの切り
換え、及び第２のループと第３のループとの切り換えを
実現することができる。
【００４２】請求項５に記載の発明は、前記周波数制御
部では、発振周波数を指示する制御入力の値に応じて前
記第２のループのループ回数をカウントする第１のカウ
ンタと、発振周波数を指示する制御入力の値に応じて前
記第３のループのループ回数をカウントする第２のカウ
ンタと、前記第１のカウンタのカウント値に基づいて前
記第２のループと第１のループとの切り換えを指示する
選択信号を生成し前記切換回路に供給する第１の論理回
路と、前記第２のカウンタのカウント値に基づいて前記
第３のループと第２のループとの切り換えを指示する選
択信号を生成し前記切換回路に供給する第２の論理回路
とを有し、第２のループのループ回数をカウントして第
２のループと第１のループとの切り換えを指示し、ま
た、第３のループのループ回数をカウントして第３のル
ープと第２のループとの切り換えを指示することによ
り、制御入力の値に基づいた発振周波数の信号を生成さ
せることができ、発振周波数の調整幅を小さくできると
共に、低い発信周波数から高い発信周波数まで幅広い周
波数の信号を生成することができる。
部では、発振周波数を指示する制御入力の値に応じて前
記第２のループのループ回数をカウントする第１のカウ
ンタと、発振周波数を指示する制御入力の値に応じて前
記第３のループのループ回数をカウントする第２のカウ
ンタと、前記第１のカウンタのカウント値に基づいて前
記第２のループと第１のループとの切り換えを指示する
選択信号を生成し前記切換回路に供給する第１の論理回
路と、前記第２のカウンタのカウント値に基づいて前記
第３のループと第２のループとの切り換えを指示する選
択信号を生成し前記切換回路に供給する第２の論理回路
とを有し、第２のループのループ回数をカウントして第
２のループと第１のループとの切り換えを指示し、ま
た、第３のループのループ回数をカウントして第３のル
ープと第２のループとの切り換えを指示することによ
り、制御入力の値に基づいた発振周波数の信号を生成さ
せることができ、発振周波数の調整幅を小さくできると
共に、低い発信周波数から高い発信周波数まで幅広い周
波数の信号を生成することができる。
【００４３】請求項６に記載の発明では、前記発振周波
数を指示する制御入力は、アナログの電圧であり、前記
アナログ電圧の制御入力をデジタル値に変換するＡＤコ
ンバータを有することにより、アナログ電圧の制御入力
に応じて発信周波数を可変する電圧制御型発振器として
用いることができる。請求項７に記載の発明は、前記発
振周波数を指示する制御入力は、デジタル値であり、前
記デジタル値の制御入力を保持するレジスタを有するこ
とにより、デジタル値の制御入力に応じて発信周波数を
可変することができる。
数を指示する制御入力は、アナログの電圧であり、前記
アナログ電圧の制御入力をデジタル値に変換するＡＤコ
ンバータを有することにより、アナログ電圧の制御入力
に応じて発信周波数を可変する電圧制御型発振器として
用いることができる。請求項７に記載の発明は、前記発
振周波数を指示する制御入力は、デジタル値であり、前
記デジタル値の制御入力を保持するレジスタを有するこ
とにより、デジタル値の制御入力に応じて発信周波数を
可変することができる。
【００４４】請求項８に記載の発明では、前記発振周波
数を指示する制御入力は、アナログの電圧又はデジタル
値であり、前記アナログ電圧の制御入力をデジタル値に
変換するＡＤコンバータと、前記デジタル値の制御入力
を保持するレジスタと、前記ＡＤコンバータの出力する
デジタル値と前記レジスタの出力するデジタル値とのい
ずれか一方を選択して、前記周波数制御部に供給するセ
レクタとを有することより、アナログ電圧の制御入力に
応じて発信周波数を可変できると共に、デジタル値の制
御入力に応じて発信周波数を可変することができる。
数を指示する制御入力は、アナログの電圧又はデジタル
値であり、前記アナログ電圧の制御入力をデジタル値に
変換するＡＤコンバータと、前記デジタル値の制御入力
を保持するレジスタと、前記ＡＤコンバータの出力する
デジタル値と前記レジスタの出力するデジタル値とのい
ずれか一方を選択して、前記周波数制御部に供給するセ
レクタとを有することより、アナログ電圧の制御入力に
応じて発信周波数を可変できると共に、デジタル値の制
御入力に応じて発信周波数を可変することができる。
【００４５】請求項９に記載の発明は、パルスを生成す
るリングオッシレータと、前記リングオッシレータから
パルスを取り出す出力部と、前記リングオッシレータを
伝搬するパルスの周回数を計数するカウンタと、前記カ
ウンタの計数値が所定値に達すると、前記パルスを前記
出力部に供給する制御回路とを有し、リングオッシレー
タを伝搬するパルスの周回数を計数するカウンタの計数
値が所定値に達すると、パルスを出力部から取り出すた
め、発振周波数が低い場合のリングオッシレータを構成
する遅延回路の回路素子数を大幅に低減でき、また、デ
ジタル動作であるためノイズの影響を受けにくくなる。
るリングオッシレータと、前記リングオッシレータから
パルスを取り出す出力部と、前記リングオッシレータを
伝搬するパルスの周回数を計数するカウンタと、前記カ
ウンタの計数値が所定値に達すると、前記パルスを前記
出力部に供給する制御回路とを有し、リングオッシレー
タを伝搬するパルスの周回数を計数するカウンタの計数
値が所定値に達すると、パルスを出力部から取り出すた
め、発振周波数が低い場合のリングオッシレータを構成
する遅延回路の回路素子数を大幅に低減でき、また、デ
ジタル動作であるためノイズの影響を受けにくくなる。
【図１】本発明の周波数可変発振器の第１実施例のブロ
ック図である。
ック図である。
【図２】本発明の周波数可変発振器の第１実施例の回路
構成図である。
構成図である。
【図３】遅延回路と切換回路との回路構成図である。
【図４】図２の回路各部の信号波形図である。
【図５】本発明の周波数可変発振器の第２実施例の回路
構成図である。
構成図である。
【図６】図５の回路各部の信号波形図である。
【図７】従来のＶＣＯの一例のブロック図である。
２０ 多重ループ・リングオッシレータ ２２ 周波数制御部 ２８ 入力選択部 ４０，４４，８４ ナンド回路 ４２，４６，８６ 遅延回路 ４８，８８ 切換回路 ５０ 出力バッファ ５２ ＡＤコンバータ ５４ セレクタ ５６ レジスタ ５７，６２1 〜６２4 インバータ ５８ ダウンカウンタ ６０ イクスクルーシブオア回路 ６７，６８ アンド回路
Claims (9)
- 【請求項１】 多重ループを持つリングオッシレータで
構成される発振部と、 発振周波数を指示する制御入力の値に応じて前記発振部
の多重ループを切り換え、前記制御入力の値に基づいた
発振周波数の信号を生成させる周波数制御部とを有する
ことを特徴とする周波数可変発振器。 - 【請求項２】 請求項１記載の周波数可変発振器におい
て、 前記発振部は、第１のループと、 前記第１のループの一部を用いた第２のループと、 前記第１のループと第２のループとの切り換えを行う切
換回路とを有することを特徴とする周波数可変発振器。 - 【請求項３】 請求項２記載の周波数可変発振器におい
て、 前記周波数制御部は、発振周波数を指示する制御入力の
値に応じて前記第２のループのループ回数をカウントす
るカウンタと、 前記カウンタのカウント値に基づいて前記第２のループ
と第１のループとの切り換えを指示する選択信号を生成
し前記切換回路に供給する論理回路とを有することを特
徴とする周波数可変発振器。 - 【請求項４】 請求項１記載の周波数可変発振器におい
て、 前記発振部は、第１のループと、 前記第１のループの一部を用いた第２のループと、 前記第２のループの一部を用いた第３のループと、 前記第１のループと第２のループとの切り換えを行う第
１の切換回路と、 前記第２のループと第３のループとの切り換えを行う第
２の切換回路とを有することを特徴とする周波数可変発
振器。 - 【請求項５】 請求項４記載の周波数可変発振器におい
て、 前記周波数制御部は、発振周波数を指示する制御入力の
値に応じて前記第２のループのループ回数をカウントす
る第１のカウンタと、 発振周波数を指示する制御入力の値に応じて前記第３の
ループのループ回数をカウントする第２のカウンタと、 前記第１のカウンタのカウント値に基づいて前記第２の
ループと第１のループとの切り換えを指示する選択信号
を生成し前記切換回路に供給する第１の論理回路と、 前記第２のカウンタのカウント値に基づいて前記第３の
ループと第２のループとの切り換えを指示する選択信号
を生成し前記切換回路に供給する第２の論理回路とを有
することを特徴とする周波数可変発振器。 - 【請求項６】 請求項１乃至５記載の周波数可変発振器
において、 前記発振周波数を指示する制御入力は、アナログの電圧
であり、前記アナログ電圧の制御入力をデジタル値に変
換するＡＤコンバータを有することを特徴とする周波数
可変発振器。 - 【請求項７】 請求項１乃至５記載の周波数可変発振器
において、 前記発振周波数を指示する制御入力は、デジタル値であ
り、前記デジタル値の制御入力を保持するレジスタを有
することを特徴とする周波数可変発振器。 - 【請求項８】 請求項１乃至５記載の周波数可変発振器
において、 前記発振周波数を指示する制御入力は、アナログの電圧
又はデジタル値であり、 前記アナログ電圧の制御入力をデジタル値に変換するＡ
Ｄコンバータと、 前記デジタル値の制御入力を保持するレジスタと、 前記ＡＤコンバータの出力するデジタル値と前記レジス
タの出力するデジタル値とのいずれか一方を選択して、
前記周波数制御部に供給するセレクタとを有することを
特徴とする周波数可変発振器。 - 【請求項９】 パルスを生成するリングオッシレータ
と、 前記リングオッシレータからパルスを取り出す出力部
と、 前記リングオッシレータを伝搬するパルスの周回数を計
数するカウンタと、 前記カウンタの計数値が所定値に達すると、前記パルス
を前記出力部に供給する制御回路とを有することを特徴
とする周波数可変発振器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10008985A JPH11205094A (ja) | 1998-01-20 | 1998-01-20 | 周波数可変発振器 |
| US09/128,657 US6157267A (en) | 1998-01-20 | 1998-08-04 | Variable frequency multiple loop ring oscillator |
| EP98306258A EP0930706A3 (en) | 1998-01-20 | 1998-08-05 | Variable frequency oscillator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10008985A JPH11205094A (ja) | 1998-01-20 | 1998-01-20 | 周波数可変発振器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11205094A true JPH11205094A (ja) | 1999-07-30 |
Family
ID=11707995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10008985A Withdrawn JPH11205094A (ja) | 1998-01-20 | 1998-01-20 | 周波数可変発振器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6157267A (ja) |
| EP (1) | EP0930706A3 (ja) |
| JP (1) | JPH11205094A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6650190B2 (en) | 2001-04-11 | 2003-11-18 | International Business Machines Corporation | Ring oscillator with adjustable delay |
| US6781470B2 (en) * | 2001-09-26 | 2004-08-24 | General Atomics | Tunable oscillator |
| KR100487642B1 (ko) * | 2003-01-21 | 2005-05-04 | 주식회사 하이닉스반도체 | 멀티 루프 오실레이터 |
| US6911872B2 (en) * | 2003-03-25 | 2005-06-28 | Intel Corporation | Circuit and method for generating a clock signal |
| US7705687B1 (en) | 2006-12-21 | 2010-04-27 | Marvell International, Ltd. | Digital ring oscillator |
| KR100803371B1 (ko) | 2007-01-11 | 2008-02-13 | 주식회사 하이닉스반도체 | 내부 전압 생성 회로 |
| US8350628B1 (en) | 2011-02-15 | 2013-01-08 | Western Digital Technologies, Inc. | Gate speed regulator dithering ring oscillator to match critical path circuit |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5825710A (ja) * | 1981-08-08 | 1983-02-16 | Fujitsu Ltd | 可変周波数オシレ−タ |
| IL96351A (en) * | 1990-11-14 | 1994-01-25 | Zuta Marc | Frequency synthesizer having microcomputer supplying analog and digital control signals to vco |
| US5465076A (en) * | 1991-10-04 | 1995-11-07 | Nippondenso Co., Ltd. | Programmable delay line programmable delay circuit and digital controlled oscillator |
| JP3127517B2 (ja) * | 1991-10-04 | 2001-01-29 | 株式会社デンソー | パルス発生装置及びパルス発生方法 |
| US5349311A (en) * | 1992-11-23 | 1994-09-20 | National Semiconductor Corporation | Current starved inverter voltage controlled oscillator |
| JPH06188693A (ja) * | 1992-12-17 | 1994-07-08 | Nippondenso Co Ltd | デジタル制御発振装置 |
| JPH0774596A (ja) * | 1993-08-31 | 1995-03-17 | Mitsubishi Electric Corp | リング発振器 |
| JP3443896B2 (ja) * | 1993-10-08 | 2003-09-08 | 株式会社デンソー | デジタル制御発振装置 |
| GB2288086A (en) * | 1994-03-28 | 1995-10-04 | Hewlett Packard Co | Digital phase-locked loop using a numerically-controlled oscillator |
| TW337054B (en) * | 1995-09-28 | 1998-07-21 | Toshiba Co Ltd | Horizontal synchronous signal oscillation circuit |
| JP3564855B2 (ja) * | 1996-02-29 | 2004-09-15 | ソニー株式会社 | リングオシレータ及びｐｌｌ回路 |
-
1998
- 1998-01-20 JP JP10008985A patent/JPH11205094A/ja not_active Withdrawn
- 1998-08-04 US US09/128,657 patent/US6157267A/en not_active Expired - Fee Related
- 1998-08-05 EP EP98306258A patent/EP0930706A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US6157267A (en) | 2000-12-05 |
| EP0930706A2 (en) | 1999-07-21 |
| EP0930706A3 (en) | 2001-03-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050405 |