JPS5825710A - 可変周波数オシレ−タ - Google Patents
可変周波数オシレ−タInfo
- Publication number
- JPS5825710A JPS5825710A JP56124585A JP12458581A JPS5825710A JP S5825710 A JPS5825710 A JP S5825710A JP 56124585 A JP56124585 A JP 56124585A JP 12458581 A JP12458581 A JP 12458581A JP S5825710 A JPS5825710 A JP S5825710A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- output
- nand gates
- ring oscillator
- oscillator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、デジタル素子のみによって構成され九発振器
に関し、特にシスデムクロック周ＩｉＬ腋の高いＩｌ［
ＬＳＩｔｔ算機に適応できる発振器を提供するものでる
る。
に関し、特にシスデムクロック周ＩｉＬ腋の高いＩｌ［
ＬＳＩｔｔ算機に適応できる発振器を提供するものでる
る。
従来の電子ｍ＋ １４ ｉｎ （Ｄ ７ステムクロツク
発生回路は、主に水晶＊ｍ−＋を用いたパルス発生回路
が用いられてｉたが、゛罎子計禅機の処ＪｌｊＩｊｉＩ
ｉＬの高速化ニ％ｖｈ、クロックパルスの周波数もより
高ｉものが求められるようになった。しかしながら従来
の水蟲＃ＩＩＩＩＩＩ子を用いたクロック発生回路で紘
水晶儀動子の機械加工上の関連などから、無ｊｌｌなく
＠損カ可能な５ｌＩＥ１！ＩＥハ数１０ Ｍｌｂ １１
Ｉｔ １？ ｈ Ｄ、ｍＬ８ Ｉ計算機に求められる
ｌｏＯＭＨｚｔ−超える周波数のクロック発生回路ｔ−
得ることは＃８−であった。また、水晶ｌｉｍ子等のア
ナログ孝子を用いたクロック発生回路は、大成でＩＪＩ
、ＬＳＩの４ｊＩｉｉ上に一体化で暑ないこと及び均衡
のとれた合点的な実装が困膳でわること等の問題があっ
た０そこで、デジタル素子を用いて、逆極性の信号をフ
ィードバックするループｔ＃成したいわゆるリングオシ
レータの採用が考えら６る。とれａデジタル菓子例えば
最も簡単な例としてＮＯＴｔｇｌ’路の出力端を入力端
に接続すれば、孝子には本質的に微少な遅延時間がある
のでこの遅延時間によって定まる周期で、発ａｔ惹起す
ということを利用するものである◇そして直列に接続す
るデジタル素子ｉ：４やすくつれて入力端と出力端の間
におけるＪｉ１延＃ｎ４は長くなるので適当な数のデジ
タル素子を選べば必要とする充分に燭い発氷周ａｌａが
得られることになる。しかしながら今、要求される時定
周ｒＭＬ畝の信号ｔ４るのに必要なｆ／＆針上算出され
る個数のデジタル素子を組み込んだ集積回路ｔ−１１１
１Ｏｊｌｉ品として生産しようとしても個々のデジタル
素子の骨性のバラツキによりてＪＩ［品毎に少しずつ周
波数が＾なりてしまう。このため特定のＳば畝のｊｌｌ
１品を得るためには大波に装造した一品のうちから目的
屑ＩＩＬｌｌｌに曾款したものを選択するという歩出り
のａｈ方法によらざるｔ−得ない。
発生回路は、主に水晶＊ｍ−＋を用いたパルス発生回路
が用いられてｉたが、゛罎子計禅機の処ＪｌｊＩｊｉＩ
ｉＬの高速化ニ％ｖｈ、クロックパルスの周波数もより
高ｉものが求められるようになった。しかしながら従来
の水蟲＃ＩＩＩＩＩＩ子を用いたクロック発生回路で紘
水晶儀動子の機械加工上の関連などから、無ｊｌｌなく
＠損カ可能な５ｌＩＥ１！ＩＥハ数１０ Ｍｌｂ １１
Ｉｔ １？ ｈ Ｄ、ｍＬ８ Ｉ計算機に求められる
ｌｏＯＭＨｚｔ−超える周波数のクロック発生回路ｔ−
得ることは＃８−であった。また、水晶ｌｉｍ子等のア
ナログ孝子を用いたクロック発生回路は、大成でＩＪＩ
、ＬＳＩの４ｊＩｉｉ上に一体化で暑ないこと及び均衡
のとれた合点的な実装が困膳でわること等の問題があっ
た０そこで、デジタル素子を用いて、逆極性の信号をフ
ィードバックするループｔ＃成したいわゆるリングオシ
レータの採用が考えら６る。とれａデジタル菓子例えば
最も簡単な例としてＮＯＴｔｇｌ’路の出力端を入力端
に接続すれば、孝子には本質的に微少な遅延時間がある
のでこの遅延時間によって定まる周期で、発ａｔ惹起す
ということを利用するものである◇そして直列に接続す
るデジタル素子ｉ：４やすくつれて入力端と出力端の間
におけるＪｉ１延＃ｎ４は長くなるので適当な数のデジ
タル素子を選べば必要とする充分に燭い発氷周ａｌａが
得られることになる。しかしながら今、要求される時定
周ｒＭＬ畝の信号ｔ４るのに必要なｆ／＆針上算出され
る個数のデジタル素子を組み込んだ集積回路ｔ−１１１
１Ｏｊｌｉ品として生産しようとしても個々のデジタル
素子の骨性のバラツキによりてＪＩ［品毎に少しずつ周
波数が＾なりてしまう。このため特定のＳば畝のｊｌｌ
１品を得るためには大波に装造した一品のうちから目的
屑ＩＩＬｌｌｌに曾款したものを選択するという歩出り
のａｈ方法によらざるｔ−得ない。
本発明の呵責周波オシレータでは、１個のＩＣ基板上に
デジタル素子の直列ｇＡ数の異なる列を多数設け（例え
ばｌ、２．・・・・・・ｎ）られなものを用いて構成さ
れている０従りて、１１１６ＩＯＩＣ基板内における素
子間Ｋｊ延時間のバラツキがあるとしても、蟲鍍ＩＩＩ
のＩＣは周波数のわずかずつ異なるリングオシレータを
複数内蔵していることにな９、要求される特定の装置ａ
ｔその中から選択して得られることとなる。従って大麓
に生殖した城品の谷％を比べればＩｆＩ性に多少差があ
るとしても、各製品では必ず目的）４波数が得るＺＣｄ
品とし−Ｃの歩出ｔ９は非常に鍼くなる。これに対して
１ｉｌｌｉｉのＩＣ基板上に巣横す４素子の一数が増加
して一生腫瀘に与える影響は少ないので一止９の高＜１
２：ゐことが大きな利点となる。
デジタル素子の直列ｇＡ数の異なる列を多数設け（例え
ばｌ、２．・・・・・・ｎ）られなものを用いて構成さ
れている０従りて、１１１６ＩＯＩＣ基板内における素
子間Ｋｊ延時間のバラツキがあるとしても、蟲鍍ＩＩＩ
のＩＣは周波数のわずかずつ異なるリングオシレータを
複数内蔵していることにな９、要求される特定の装置ａ
ｔその中から選択して得られることとなる。従って大麓
に生殖した城品の谷％を比べればＩｆＩ性に多少差があ
るとしても、各製品では必ず目的）４波数が得るＺＣｄ
品とし−Ｃの歩出ｔ９は非常に鍼くなる。これに対して
１ｉｌｌｉｉのＩＣ基板上に巣横す４素子の一数が増加
して一生腫瀘に与える影響は少ないので一止９の高＜１
２：ゐことが大きな利点となる。
また本９６別の如き構成に２−ては、必要に心ＣてＪＩ
ＩＩｌｒＩＬＩＩＬｔ−横礁的Ｖζ変更Ｔることも４庇
となるのでそのｄｋ−が着しく拡大した−のとなる。
ＩＩｌｒＩＬＩＩＬｔ−横礁的Ｖζ変更Ｔることも４庇
となるのでそのｄｋ−が着しく拡大した−のとなる。
以下纂１図の本発明の一実一一に従って説明する。ｌは
ｄｋ４ゲーグー子で４：Ｉり献−雇グートー子ｌと４嬌
−２によりて形成されるループに孟りてリングオフレー
タを構成している。迩燻−２智よリングオシレータにバ
イアスディレーを付与する九めのものでΦる０す／グオ
シレータはＩｍ！叔−存圧し、それぞれのリングオシレ
ータにはＡり／Ｃ畝のｍ雇グート本子ｉｔ含む。従って
、そ６ぞｔＬのリングオシレータには論理ゲート端子ｌ
の故ＶＣ応じ九゛１１ＩＬ気１６号シＣ対する遅延時間
の差があり１発振周ｔ＆赦′ｆｃＡにしている。ａ！Ｉ
埋ゲーグー子ｌの１個あたりの遅延時間は数１ｏｏｐ秒
から数ｌＯＰ＄で必シ、適当な素子を選択することによ
り必−とする周波数領域ｔ−ｉ４びかつ谷すングオクレ
ータ間の周ｔＲ数の差を大きくも小さくも設定で龜、集
積Ｒｔ−上げてリングオシレータの畝を増やすことによ
ｐ１最小発振周波赦と最大軸振Ｓ波数の−を大暑くとシ
周波ａ魂Ｓを広げることもできる。図示しないコンソー
ルフハセッｔ （？−ビスプロセッｔ） −１１−らの
指示によプ選択僅号発生ｔｇｌ略３は時定の選択ゲート
４に信号＃５を通じて適択信号會送や、特定のリングオ
シレータの回路を開く。なお、６は各選択ゲート４にリ
ングオシレータの始ｓｂａ号ｔ−送る信号線である。選
択されたリングオンレータの電気信号はカウ／タグー）
８を通じて一定時間カウンタ７に送られ、その周波数が
測定される。
ｄｋ４ゲーグー子で４：Ｉり献−雇グートー子ｌと４嬌
−２によりて形成されるループに孟りてリングオフレー
タを構成している。迩燻−２智よリングオシレータにバ
イアスディレーを付与する九めのものでΦる０す／グオ
シレータはＩｍ！叔−存圧し、それぞれのリングオシレ
ータにはＡり／Ｃ畝のｍ雇グート本子ｉｔ含む。従って
、そ６ぞｔＬのリングオシレータには論理ゲート端子ｌ
の故ＶＣ応じ九゛１１ＩＬ気１６号シＣ対する遅延時間
の差があり１発振周ｔ＆赦′ｆｃＡにしている。ａ！Ｉ
埋ゲーグー子ｌの１個あたりの遅延時間は数１ｏｏｐ秒
から数ｌＯＰ＄で必シ、適当な素子を選択することによ
り必−とする周波数領域ｔ−ｉ４びかつ谷すングオクレ
ータ間の周ｔＲ数の差を大きくも小さくも設定で龜、集
積Ｒｔ−上げてリングオシレータの畝を増やすことによ
ｐ１最小発振周波赦と最大軸振Ｓ波数の−を大暑くとシ
周波ａ魂Ｓを広げることもできる。図示しないコンソー
ルフハセッｔ （？−ビスプロセッｔ） −１１−らの
指示によプ選択僅号発生ｔｇｌ略３は時定の選択ゲート
４に信号＃５を通じて適択信号會送や、特定のリングオ
シレータの回路を開く。なお、６は各選択ゲート４にリ
ングオシレータの始ｓｂａ号ｔ−送る信号線である。選
択されたリングオンレータの電気信号はカウ／タグー）
８を通じて一定時間カウンタ７に送られ、その周波数が
測定される。
上記時間は信号ｆｉｌｌによって送られる通常１秒間隔
のパルスによりて設定される。一定畜れたカウントデー
タは続出制御ＩＳ ９１ データ＊１０ｔ−通じてコン
ソールプロセッサに送られてモニターされるｏｌｌｌ１
足された周波数が希望する周波数と合致しないときは、
上記のとお９にコンソールプロセッサの指示によって弛
のリングオシレータｔＳ択すれはよい。
のパルスによりて設定される。一定畜れたカウントデー
タは続出制御ＩＳ ９１ データ＊１０ｔ−通じてコン
ソールプロセッサに送られてモニターされるｏｌｌｌ１
足された周波数が希望する周波数と合致しないときは、
上記のとお９にコンソールプロセッサの指示によって弛
のリングオシレータｔＳ択すれはよい。
以上のとおｐ１本発明のオシレータはデジタル素子のみ
で構成されているため傭Ｉ１１度が高く、かつりｐツク
周期が１０ｎ秒未満を要求されるような超ＬＳＩ針算機
のシステムクロック発生回路としても充分旋用できる０
しかも、ｊＡ損屑ａａｔ−上記のとお９砿少に変更でき
るので、大量生成によりて得られたチップに多少のばり
り４が６りても、目的局波畝會正確に設定できる利点が
める０また、コンソールプロセッサの指示によりて任意
に周波数を変更できるから、装置を設置後も１度補償な
ど必要に応じてクロック周波数を自由に変更できる。そ
の他、本Ｓｈ明にかかるオシレータがデジタル素子を遍
嬌素子と【７て用い次リングオシレータであるという点
、更に種々の遅延時間ｔｎするデジタル素子列を多叙円
威して−るという点から、以下のような拡大された利用
が可能である０第１に遥ｇｌ！子、伝送線路その他回路
の遅延時間の副りとして一作ざぜ、カウンタでそのＳ波
数を測定し、周ＩＡを算出してその値からオシレータ園
Ｎ。
で構成されているため傭Ｉ１１度が高く、かつりｐツク
周期が１０ｎ秒未満を要求されるような超ＬＳＩ針算機
のシステムクロック発生回路としても充分旋用できる０
しかも、ｊＡ損屑ａａｔ−上記のとお９砿少に変更でき
るので、大量生成によりて得られたチップに多少のばり
り４が６りても、目的局波畝會正確に設定できる利点が
める０また、コンソールプロセッサの指示によりて任意
に周波数を変更できるから、装置を設置後も１度補償な
ど必要に応じてクロック周波数を自由に変更できる。そ
の他、本Ｓｈ明にかかるオシレータがデジタル素子を遍
嬌素子と【７て用い次リングオシレータであるという点
、更に種々の遅延時間ｔｎするデジタル素子列を多叙円
威して−るという点から、以下のような拡大された利用
が可能である０第１に遥ｇｌ！子、伝送線路その他回路
の遅延時間の副りとして一作ざぜ、カウンタでそのＳ波
数を測定し、周ＩＡを算出してその値からオシレータ園
Ｎ。
迩延時間を差し引くことによって求める退廷時間が得ら
れる。
れる。
＠２に、内蔵しているデジタル素子列を退廷素子そのも
のとして用いることである。例えばｇ１号間のタインン
グ合わせるための位ｌｌ１ｌｌ！ｌｌｌ１回路としてで
あるとか、パルスＦＩｉｉｌｌ盛回路であるとか、デー
タ線、制御線のスキニー量を補償するｉｉ＆置関スキー
−補償回路勢として利用で暑る。
のとして用いることである。例えばｇ１号間のタインン
グ合わせるための位ｌｌ１ｌｌ！ｌｌｌ１回路としてで
あるとか、パルスＦＩｉｉｌｌ盛回路であるとか、デー
タ線、制御線のスキニー量を補償するｉｉ＆置関スキー
−補償回路勢として利用で暑る。
以上の通り本件発明は非常に−広い利用範囲を有するも
のである。
のである。
＃Ｉ１図は本発明の実施例を示す図であるＯｌ；論理ゲ
ート素子、２；遍ｇ罐、３；遇択信号発生回路ｔ ＜
−４択ゲート、７；カウンメ、９；貌出制御部〇 葺 １ 目 、ｚ
ート素子、２；遍ｇ罐、３；遇択信号発生回路ｔ ＜
−４択ゲート、７；カウンメ、９；貌出制御部〇 葺 １ 目 、ｚ
Claims (1)
- コンソールプロセラｔからの選択信号によりて選択可Ｉ
ｌ＆４１ｔＩｔのリングオシレータと、選択され九オシ
レータの発振周波数を欄定するカクンタと、カウンタｏ
Ｈ容ｔコンソールプロセッサによって貌み出す一路を有
する可変Ｊ４１１Ｌａオシレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56124585A JPS5825710A (ja) | 1981-08-08 | 1981-08-08 | 可変周波数オシレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56124585A JPS5825710A (ja) | 1981-08-08 | 1981-08-08 | 可変周波数オシレ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5825710A true JPS5825710A (ja) | 1983-02-16 |
Family
ID=14889104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56124585A Pending JPS5825710A (ja) | 1981-08-08 | 1981-08-08 | 可変周波数オシレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5825710A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0528283A2 (en) * | 1991-08-09 | 1993-02-24 | Sony Corporation | Semiconductor integrated circuit having clock signal generator |
| JP3003262U (ja) * | 1994-03-10 | 1994-10-18 | 株式会社中村製紙所 | 水溶性熱接着貼り紙 |
| EP0930706A2 (en) * | 1998-01-20 | 1999-07-21 | Fujitsu Limited | Variable frequency oscillator |
| WO2001078234A1 (fr) * | 2000-04-07 | 2001-10-18 | Advantest Corporation | Circuit retard et oscillateur en anneau |
| WO2003028215A2 (en) * | 2001-09-26 | 2003-04-03 | General Atomics | Tunable oscillator |
-
1981
- 1981-08-08 JP JP56124585A patent/JPS5825710A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0528283A2 (en) * | 1991-08-09 | 1993-02-24 | Sony Corporation | Semiconductor integrated circuit having clock signal generator |
| US5329254A (en) * | 1991-08-09 | 1994-07-12 | Sony Corporation | Semiconductor integrated circuit having clock signal generator |
| JP3003262U (ja) * | 1994-03-10 | 1994-10-18 | 株式会社中村製紙所 | 水溶性熱接着貼り紙 |
| EP0930706A2 (en) * | 1998-01-20 | 1999-07-21 | Fujitsu Limited | Variable frequency oscillator |
| EP0930706A3 (en) * | 1998-01-20 | 2001-03-14 | Fujitsu Limited | Variable frequency oscillator |
| WO2001078234A1 (fr) * | 2000-04-07 | 2001-10-18 | Advantest Corporation | Circuit retard et oscillateur en anneau |
| US6717479B2 (en) | 2000-04-07 | 2004-04-06 | Advantest Corporation | Delay circuit and ring oscillator |
| WO2003028215A2 (en) * | 2001-09-26 | 2003-04-03 | General Atomics | Tunable oscillator |
| WO2003028215A3 (en) * | 2001-09-26 | 2004-10-28 | Gen Atomics | Tunable oscillator |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4845390A (en) | Delay control circuit | |
| US5767747A (en) | Electronic low power clock circuit and method | |
| US5942902A (en) | Method of measuring delay time and random pulse train generating circuit used in such method | |
| US4769777A (en) | Unpredictable bit stream generator | |
| US5237224A (en) | Variable self-correcting digital delay circuit | |
| JPH0431451B2 (ja) | ||
| US7170960B2 (en) | Instantaneous clock recovery circuit | |
| JPS5825710A (ja) | 可変周波数オシレ−タ | |
| US4011516A (en) | Frequency correction arrangement | |
| EP0924859B1 (en) | Self-clocked logic circuit and methodology | |
| US6650162B2 (en) | Digital clock generator circuit with built-in frequency and duty cycle control | |
| US5329240A (en) | Apparatus for measuring clock pulse delay in one or more circuits | |
| JPH09307407A (ja) | クロック発振器、クロック・ジェネレータ回路、クロック・パルスの発振方法 | |
| US3979681A (en) | System and method for decoding reset signals of a timepiece for providing internal control | |
| JPH0483413A (ja) | 発振回路及び集積回路 | |
| US10761809B1 (en) | Random number generator | |
| JP2580940B2 (ja) | ゲートパルス幅測定回路 | |
| JPS5663628A (en) | Data processing device | |
| US4280213A (en) | Quick feeding system for a counter | |
| US6861912B1 (en) | Oscillator method and apparatus for a test chip | |
| JPS5578285A (en) | Electronic watch | |
| US4162608A (en) | Electronic timepiece frequency regulating circuit | |
| JPS59214319A (ja) | 遅延装置 | |
| JPS6412617A (en) | Pulse generating circuit | |
| SU921060A1 (ru) | Генератор ступенчатого напр жени |