KR100239430B1

KR100239430B1 - 가변 비정수배 분주회로

Info

Publication number: KR100239430B1
Application number: KR1019970040189A
Authority: KR
Inventors: 조성기
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1997-08-22
Filing date: 1997-08-22
Publication date: 2000-01-15
Also published as: KR19990017292A; US6041093A

Abstract

주입력클럭 및 출력분주 클럭의 비율변화에 따라 분주율을 조절하여 전송선로 등의 외부 요인에 의한 오동작을 방지하기에 적당한 가변 비정수배 분주회로에 관한 것으로, 이와 같은 가변 비정수배 분주회로는 기 정의된 N-비트의 데이터의 시퀀스를 저장하여 병렬로 출력하는 시퀀스 저장부와, 상기 시퀀스 저장부에 저장된 N-비트의 데이터를 받아 일련의 시퀀스 제어신호를 발생시켜주는 시퀀스 발생부와, 주파수 변환 요청에 따라 상기 시퀀스 제어신호를 변환하거나 그대로 출력하는 시퀀스 제어신호 변환부와, 상기 시퀀스 제어신호 변환부에서 출력되는 시퀀스 제어신호 또는 변환된 시퀀스 제어신호에 따라 입력되는 클럭신호를 기 정의된 복수개의 모드중 하나로 분주하는 분주부와, 상기 분주부의 카운트값에 따라 클럭 파형을 만들어주는 클럭신호 발생부를 포함하여 구성되는 것을 특징으로 한다.

Description

가변 비정수배 분주회로

본 발명은 분주회로에 관한 것으로 특히 필요에 따라 분주레벨을 조절하여 분주주파수를 비정수배로 분주할 수 있는 가변 비정수배 분주회로에 대한 것이다.

일반적으로 분주회로는 발진클럭을 소정 카운츠하여 분주된 클럭을 출력하는 회로로서 기본발진 주파수를 적절히 분주하여 원하는 주파수를 발생하는 주파수발생기에 널리 사용되고 있다. 그런데 종래의 분주회로는 구성이 복잡하고, 증가제어신호나 감소제어신호가 각 입력에 대하여 많은 시간 지연 뒤에 발생되고, 이에따른 주파수의 변화가 있기까지 지연시간이 길고, 또한 노이즈에도 약하다는 문제가 있었다.

이와 같은 종래의 가변 비정수배 분주회로를 도면을 참조하여 설명하면 다음과 같다.

도 1은 종래의 가변 비정수배 분주회로를 도시한 블록도이고, 도 2는 도 1의 가변제어부를 도시한 회로도이며, 도 3은 도 1의 분주부를 도시한 회로도이다.

종래의 가변 비정수배 분주회로는 도 1에 도시한 바와 같이 주파수 증가신호(INCMT)와 주파수 감소신호(DECMT)와 클럭펄스(CP)와 리셋신호(RST)를 입력하여 증가제어신호(IN_INC)와 감소제어신호(IN_DEC)를 출력하는 가변제어부(20)와, 가변제어부(20)로 부터 증가제어신호(IN_INC)와 감소제어신호(IN_DEC)를 입력하여 비정수배로 카운트하여 분주하는 분주부(40)로 구성되었다.

이와 같이 구성된 종래의 가변 비정수배 분주회로는 어떤 목적에 의해 현재 분주 주파수보다 높은 주파수를 원하면 가변제어부(20)를 동작시켜 정상상태의 분주 주파수보다 높은 주파수로 분주하고, 낮은 주파수를 원하면 가변제어부를 동작시켜 낮은 주파수로 분주한다.

도 2는 가변제어부(20)를 도시한 회로도로서, 주파수 감소신호(DECMT)에 따라 감소제어신호(IN_DEC)를 출력하는 감소제어부(21)와, 주파수 증가신호(INCMT)에 따라 증가제어신호(IN_INC)를 출력하는 증가제어부(31)로 구성된다. 감소제어부(21)는 주파수 감소신호(DECMT)를 D단자로 입력하여 클럭펄스(CLK)에 따라 정출력단자(Q)와 부출력단자(

)로 출력하는 제 1 플립플롭(22)과, 제 1 플립플롭(22)의 정정출력(Q)을 입력하여 클럭펄스(CLK)에 따라 정출력단자(Q)로 출력하는 제 2 플립플롭(23)과, 제 1 플립플롭(22)의 부출력(

)과 제 2 플립플롭(23)의 정출력(Q)을 논리곱하여 노드 1(N1)로 출력하는 제 1 앤드게이트(25)와, IN1신호와 노드 2(N2)의 신호를 논리곱하는 제 2 앤드게이트(24)와, 제 2 앤드게이트(24)의 출력을 D단자로 입력하고 제 1 앤드게이트(25)의 출력을 TE단자로 입력하고 리셋신호(RST)를 Ti단자로 입력하여 정출력단자(Q)를 통하여 노드 2(N2)로 출력하는 제 3 플립플롭(26)과, 제 3 플립플롭(26)의 정출력단자(Q)의 신호를 D단자로 입력하고 자신의 정출력단자(Q)의 신호를 궤환하여 T1단자로 입력하고 TE단자로 IN1 신호를 입력하여 정출력단자(Q)의 신호를 노드 3(N3)으로 출력하고 부출력(

)을 증가제어신호(IN_INC)로서 출력하는 제 4 플립플롭(27)으로 구성되었다.

그리고 증가제어부(31)은 증가신호(INCMT)를 D단자로 입력하여 클럭펄스(CP)에 따라 정출력단자(Q)와 부출력단자(

)로 출력하는 제 5 플립플롭(32)과, 제 5제 5 플립플롭(32)의 정출력단자(Q)와 제 6 플립플롭(33)의 정출력단자(Q)의 신호를 논리곱하여 노드 4(N4)로 출력하는 제 3 앤드게이트(35)와, IN1신호와 제 5 노드(N5)의 신호를 논리곱하는 제 4 앤드게이트(34)와, 제 4 앤드게이트(34)의 출력을 D단자로 입력하고 제 3 앤드게이트(35)의 출력을 TE단자로 입력하고 리셋신호( RST)를 T1단자로 입력하여 정출력단자(Q)의 신호를 노드 5(N5)로 출력하는 제 7 플립플롭(36)과, 제 7 플립플롭(36)의 정출력단자(Q)의 신호를 D단자로 입력하고 자신의 정출력단자의(Q) 신호를 궤환하여 T1단자로 입력하고 TE단자로 IN1신호를 입력하여 정출력단자(Q)의 신호를 노드 7(N7)로 출력하는 제 9 플립플롭(38)과, 노드 7(N7)의 신호와 노드 6(N6)의 신호를 논리합하여 증가제어신호(IN_INC)로서 출력하는 오아게이트(39)를 구비한다.

도 2에 있어서 모든 플립플롭(22,23,26,27,32,33,36,37,38)의 클럭단자(CLK)에는 클럭펄스(CP)신호가 입력되고, 클리어(CLR)단자에는 리셋신호(RST)가 입력된다. 리셋신호(RST)가 '로우'이면 모든 플립플롭은 클리어되고, 리셋신호가 '하이'일 때 클럭펄스(CP)에 따라 동작한다.

도 3은 도 1의 분주부(40)를 도시한 회로도로서 클럭펄스를 4분주 또는 3분주하는 카운터부(41)와, 가변제어부(20)의 출력에 따라 카운터부(41)의 4분주 및 3분주 횟수를 제어하여 분주되는 주파수를 조절하는 카운터제어부(46)를 구비하여 구성된다.

즉, 카운터부(41)는 CP단자로 클럭펄스를 입력하고, CD와 T단자로 리셋신호를 입력하고, A단자로 노드 12(N12)의 신호를 연결하고 B단자로 접지레벨을 입력하고, L단자로 자체의 CO출력을 인버터(43)로 반전하여 입력하므로써 QA,QB단자를 통해 노드 8(N8)과 노드 9(N9)로 출력하는 제 1 카운터(42)와, 제 1 카운터(42)의 출력을 논리곱하여 분주된 클럭(PCK)으로서 출력하는 제 5 앤드게이트(45)를 구비한다. 그리고 카운터 제어부(46)는 A단자로 접지를 연결하고, CP단자로 클럭펄스(CP)를 입력하고, T단자로 제 1 카운터(42)의 CO출력을 입력하고, CD단자로 리셋신호(RST)를 입력하여 CO단자로 출력하는 제 2 카운터(47)와, 제 2 카운터(47)의 CO출력과 감소제어신호(IN_DEC)를 논리곱하여 노드 12(N12)로 출력하는 제 6 앤드게이트(49)를 구비한다. 이때 제 6 앤드게이트(49)의 출력을 카운터 제어신호라고도 한다. 또한 제 2 카운터(47)의 CO단자의 출력은 인버터(48)에서 반전되어 IN1신호로서 가변제어부(20)로 입력된다.

다음으로 종래 가변 비정수배 분주회로의 동작을 도면을 참조하여 설명하면 다음과 같다.

가변제어부(20)와 분주부(40)로 나누어 종래의 동작을 설명하면 가변제어부(20)의 입력 주파수 감소신호(DECMT)와 주파수 증가신호(INCMT)는 하강에지(1→0)를 사용하며 통상적으로 정상일 경우 "1"을, 변화가 필요할 경우에는 "0"의 값을 갖는다. 이러한 조건에서의 가변제어부(20)의 각 노드는 표 1과 같은 값들을 갖는다.

구분	DECMT	INCMT	N1	N2	N3	N4	N5	N6	N7	IN_DEC
정상동작	1	1	0	0	0	0	0	0	0	1
주파수 감소	1→0	1	1	1	1	0	0	0	0	0
주파수 증가	1	1→0	0	0	0	1	1	1	1	1

표 1에서 나타난 바와 같이 증가제어신호(IN_INC)는 "1"의 값을 액티브 값으로 갖고 감소제어신호(IN_DEC)는 "0"의 값을 액티브 값으로 갖는다.

분주부에 있어서, 카운터는 클럭 2비트로 동작하며 초기치(A,B)로 부터 시작하여 "11"까지 카운팅하고 "11"에서 CO값을 "1"로 출력한다. 로드 신호(L)가 "0"일 때 초기치를 로드하고 동작신호(T)가 "1"일 때 카운딩한다.

도 4는 종래에 의한 정상상태에서의 동작파형도이다.

도 4의 (a)는 클럭펄스(CP)를 도시한 파형도이고, 도 4의 (b)는 리셋신호(RST)를 도시한 파형도이고 도 4의 (c)는 주파수 감소신호(DECMT)를 도시한 파형도이고, 도 4의 (d)는 주파수 증가신호(INCMT)를 도시한 파형도이고, 도 4의 (e)는 노드 1(N1)에서의 신호를 도시한 파형도이고, 도 4의 (f)는 노드 4(N4)에서의 신호를 도시한 파형도이고, 도 4의 (g)는 노드 8(N8)과 노드 9(N9)에서의 신호를 도시한 파형도이고, 제 4의 (i)는 분주된 출력클럭(OUT_CLK)을 도시한 파형도이다.

도 4에 있어서, 정상상태에서는 제 1 카운터(42) 입력 AB는 "0"이고 L,T,CD가 "1"이므로 제 1 카운터(42) "0","1","10","11"로 동작하고 "11"일 때 CO가 "1"로 출력될때마다 한 번씩 "0","1","10","11"로 카운팅하게 되고 제 2 카운터(47)의 CO출력이 "1"이 될 때에 앤드게이트에 의하여 제 1 카운터의 A입력에 "1"이 인가되어 "1","10","11"의 3분주 동작을 수행하여 출력클럭(OUT_CLK)은 4분주→4분주→4분주→3분주의 과정을 반복한다.

도 5는 종래에 의한 주파수 감소시의 동작파형도이다.

도 5의 (a)는 클럭펄스(CP)를 도시한 파형도이고, 도 5의 (b)는 리셋신호(RST)를 도시한 파형도이고 도 5의 (c)는 주파수 감소신호(DECMT)를 도시한 파형도이고, 도 5의 (d)는 주파수 증가신호(INCMT)를 도시한 파형도이고, 도 5의 (e)는 노드 1(N1)에서의 신호를 도시한 파형도이고, 도 5의 (f)는 노드 4(N4)에서의 신호를 도시한 파형도이고, 도 5의 (g)는 노드 8(N8)과 노드 9(N9)에서의 신호를 도시한 파형도이고, 제 5의 (i)는 분주된 출력클럭(OUT_CLK)을 도시한 파형도이다.

도 5에 도시한 바와 같이 주파수를 감소하기 위하여 가변제어부(20)로 입력되는 주파수 감소신호(DECMT)를 '하이'에서 '로우'로 떨어뜨리면 이에 따라 노드 1(N1)에서 1클럭의 '하이'펄스가 발생하여 감소제어신호(IN_DEC)를 '로우'로 변화시켜 출력클럭(OUT_CLK)은 4분주→4분주→4분주→4분주의 과정을 반복한다. 따라서 정상상태에서 3회 4분주하고, 1회 3분주하는 경우보다 분주수가 증가하여 출력클럭(OUT_CLK)의 주파수가 감소된다.

도 6은 종래에 의한 주파수 증가시의 동작파형도이다.

도 6의 (a)는 클럭펄스(CP)를 도시한 파형도이고, 도 6의 (b)는 리셋신호(RST)를 도시한 파형도이고 도 6의 (c)는 주파수 감소신호(DECMT)를 도시한 파형도이고, 도 6의 (d)는 주파수 증가신호(INCMT)를 도시한 파형도이고, 도 6의 (e)는 노드 1(N1)에서의 신호를 도시한 파형도이고, 도 6의 (f)는 노드 4(N4)에서의 신호를 도시한 파형도이고, 도 6의 (g)는 노드 8(N8)과 노드 9(N9)에서의 신호를 도시한 파형도이고, 제 6의 (i)는 분주된 출력클럭(OUT_CLK)을 도시한 파형도이다.

도 6에 있어서, 주파수를 증가하기 위하여 가변제어부(20)로 입력되는 주파수 증가신호(INCMT)를 '하이'에서 '로우'로 떨어뜨리면, 이에따라 노드 4(N4)에서 1 클럭기간의 '하이'펄스가 발생하여 증가제어신호(IN_INC)를 '하이'로변화시켜 제 2 카운터(47)는 제 1 카운터(42)에서 CO가 "1"로 출력될때마다 한 번씩 "10","11"로 카운팅하게 되고 제 2 카운터듸 CO 출력이 "1"이 될 때마다 앤드게이트(49)에 의하여 제 1 카운터(42)의 A입력에 "1"이 인가되어 "1","10","11"의 3 분주 동작을 수행하므로 출력클럭(OUT_CLK)은 4분주→3분주→4분주→3분주의 과정을 번갈아 시행한다. 따라서 정상상태에서 3회 4분주하고, 1회 3분주하는 경우보다 분주수가 감소하여 출력클럭(OUT_CLK)의 주파수가 증가된다.

상기와 같은 종래의 가변 비정수배 분주회로는 다음과 같은 문제점이 있었다.

첫째, 가변 비정수배 분주회로를 구성하는 가변제어부의 구성이 복잡하다.

둘째, 증가제어신호나 감소제어신호에 따른 주파수의 감소와 증가가 있기까지의 지연시간이 길다.

셋째, 주파수 증가신호(INCMT)와 주파수 감소제어신호(DECMT)의 하강에지를 사용하므로 노이즈의 영향을 받기가 싶다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 주입력클럭 및 출력분주 클럭의 비율변화에 따라 분주율을 조절하여 전송선로 등의 외부 요인에 의한 오동작을 방지하기에 적당한 가변 비정수배 분주회로를 제공하는 데 그 목적이 있다.

도 1은 종래의 가변 비정수배 분주회로를 도시한 블록도

도 2는 도 1의 가변제어부를 도시한 회로도

도 3은 도 1의 분주부를 도시한 회로도

도 4는 종래에 의한 정상상태에서의 동작파형도

도 5는 종래에 의한 주파수 감소시의 동작파형도

도 6은 종래에 의한 주파수 증가시의 동작파형도

도 7은 본 발명의 가변 비정수배 분주회로를 도시한 블록도

도 8은 도 7의 시퀀스 제어부를 도시한 회로도

도 9는 도 7의 본 발명 제 1 실시예의 분주부를 도시한 회로도

도 10은 본 발명 가변 비정수배 분주회로의 4-4-4-3분주 시퀀스를 구현한 블록도

도 11은 도 10의 시퀀스 저장부를 도시한 블록도

도 12는 도 10의 시퀀스 발생부를 도시한 블록도

도 13은 도 10의 시퀀스 제어신호 변환부를 도시한 블록도

도 14는 본 발명 가변 비정수배 분주회로의 동작파형도를 나타낸 도면

도 15는 본 발명 제 2 실시예의 가변 비정수배 분주회로의 분주부를 도시한 블록도

도면의 주요 부분에 대한 부호의 설명

100,110: 시퀀스 저장부 101,116: 시퀀스 발생부

102,121: 시퀀스 제어신호 변환부 103: 제 1 출력선택부

104: 제 1 노아 게이트 105,127: 분주부

106: 제 1 인버터 107: 제 1 모드 카운터

108: 제 2 모드 카운터 109: 제 2 출력선택부

111: 제 1 D 플립플롭 112: 제 2 D 플립플롭

113: 제 3 D 플립플롭 114: 제 4 D 플립플롭

115: 제 2 인버터 117: 제 5 D 플립플롭

118: 제 6 D 플립플롭 119: 제 7 D 플립플롭

120: 제 8 D 플립플롭 122: 제 2 노아게이트

123: 제 1 앤드게이트 124: 제 2 앤드게이트

125: 제 3 앤드게이트 126: 오아게이트

128: 낸드게이트 129: 익스클루시브오아 게이트

130: 제 1 멀티플랙서 131: 제 9 D 플립플롭

132: 제 2 멀티플랙서 133: 제 10 D 플립플롭

134: 출력발생 앤드게이트 140: 클럭신호 발생부

상기와 같은 목적을 달성하기 위한 본 발명 가변 비정수배 분주회로는 기 정의된 N-비트의 데이터의 시퀀스를 저장하여 병렬로 출력하는 시퀀스 저장부와, 상기 시퀀스 저장부에 저장된 N-비트의 데이터를 받아 일련의 시퀀스 제어신호를 발생시켜주는 시퀀스 발생부와, 주파수 변환 요청에 따라 상기 시퀀스 제어신호를 변환하거나 그대로 출력하는 시퀀스 제어신호 변환부와, 상기 시퀀스 제어신호 변환부에서 출력되는 시퀀스 제어신호 또는 변환된 시퀀스 제어신호에 따라 입력되는 클럭신호를 기 정의된 복수개의 모드중 하나로 분주하는 분주부와, 상기 분주부의 카운트값에 따라 클럭 파형을 만들어주는 클럭신호 발생부를 포함하여 구성되는 것을 특징으로 한다.

도면을 참조하여 본 발명 가변 비정수배 분주회로에 대하여 설명하면 다음과 같다. 도 7은 본 발명의 가변 비정수배 분주회로를 도시한 블록도이고, 도 8은 도 7의 시퀀스 제어부를 도시한 회로도이며, 도 9는 도 7의 본 발명 제 1 실시예의 분주부를 도시한 회로도이다.

본 발명의 가변 비정수배 분주회로는 도 7에 도시된 바와 같이 사용자에 의하여 정의된 N-비트의 시퀀스 데이타를 저장하기 위한 시퀀스 저장부(100)와, 상기 시퀀스 저장부(100)에 저장된 N-비트의 데이터를 받아 일련의 시퀀스 제어신호를 발생시키기 위한 시퀀스 발생부(101)와, 주파수 변환 요청에 따라 상기 시퀀스 제어신호를 변환하거나 그대로 출력하는 시퀀스 제어신호 변환부(102)와, 주파수의 변화에 따라 시퀀스 제어신호 변환부(102)에서 출력되는 시퀀스를 받아 주파수를 분주하는 분주부(105)와, 상기 분주부(105)의 카운터 값에 따라 필요한 출력클럭을 발생시키는 출력발생부(140)로 구성되어 있다.

여기서 상기 시퀀스 저장부(100)는 프로그램하기 위한 데이터를 입력하는 PGM_DATA와, 클럭펄스를 입력하는 LD_CLK단을 입력으로하여 정출력단자(Q)로 출력신호를 출력한다. 그리고 시퀀스 발생부(101)는 상기 시퀀스 저장부(100)의 정출력을 받는 P_I와, 초기 시퀀스를 로드하기 위한 LOAD와, 클럭신호(CLK)를 입력으로 리셋신호(RST)를 받아 S_O를 출력한다. 이때 클럭신호(CLK)는 클럭신호 발생부(140)의 출력클럭신호(CLK_OUT)와 연결되어 있다. 그리고 시퀀스 발생부(101)의 출력 S_O는 시퀀스 제어부(102)의 REF단으로 입력된다. 또한 시퀀스 제어신호 변환부(102)는 REF단의 데이터 신호를 받아 출력주파수 증가신호(UP_REQ)와 출력주파수 감소신호(DN_REQ)에 따라 선택적으로 제어신호(CTL)를 출력한다.

그리고 분주부(105)는 상기 시퀀스 제어신호 변환부(102)의 출력단(CTL)의 신호를 CTL로 받아서 출력신호 Q_O를 발생한다. 그리고 클럭신호 발생부(140)는 상기 분주부(105)의 출력신호 Q_O를 입력단 CNT_I로 받아서 Z로 출력하여 최종적으로 분주클럭(CLK_OUT)을 출력한다. 이때 시퀀스 발생부(101)와 분주부(105)의 리셋신호(RST)는 리셋신호(RESET)를 받아 동작하고, 분주부(105)의 클럭신호(CLK)는 CLK_IN를 받아 동작한다.

상기와 같은 구성부를 갖는 본 발명 가변 비정수배 분주회로 중 시퀀스 제어신호 변환부(102)와, 분주부(105)의 구성을 좀더 자세히 설명하면 다음과 같다.

먼저 시퀀스 제어신호 변환부(102)는 도 8에 도시한 바와 같이 제 1 출력선택부인 3입력 멀티플랙서와 제 1 노아 게이트(104)로 이루어져 있다. 이때 3입력 멀티플랙서의 입력단 D0, D1, D2는 각각 REF입력과, 미리정의된 고정값인 PRE_UP와, PRE_DN의 신호를 받고, 상기 REF와 PRE_UP와, PRE_DN신호를 선택하기 위한 선택신호 S0, S1, S2는 각각 제 1 노아 게이트(104)의 출력과, UP_REQ입력과, DN_REQ 신호를 받는다. 이때 제 1 노아 게이트(104)는 UP_REQ와 DN_REQ신호를 받아 동작한다.

본 발명 분주부(105)는 제 1 모드 카운터(107)와 제 2 모드 카운터(108) 및 제 1, 제 2 모드 카운터(107,108)의 두 출력을 선택적으로 출력하기 위한 제 2 출력선택부(109)와 제 1 인버터(106)로 구성되었다.

제 1 모드 카운터(107)의 EN입력은 CTL신호를 인버팅한 제 1 인버터(106)의 인버팅 신호를 받고, 클럭펄스(CLK)입력은 CLK신호를 받아 동작하며, RST입력은 리셋신호인 RST신호를 받아 동작한다. 그리고 제 1 모드 카운터(107)의 CNT출력 신호가 제 2 출력선택부(109)의 CNT0입력단으로 출력된다.

그리고 제 2 모드 카운터(108)의 EN입력은 CTL신호를 받으며 클럭펄스(CLK)입력은 CLK신호를 받아 동작하며, RST입력은 리셋신호인 RST신호를 받아 동작한다. 그리고 제 2 모드 카운터(108)의 CNT출력신호가 제 2 출력선택부(109)의 CNT1입력단으로 출력된다. 그리고 제 2 출력선택부(109)의 또다른 입력 SEL은 CTL신호를 받아 제 1 모드 카운터(107)의 카운터값을 출력할 것인지 제 2 모드 카운터(108)의 카운터값을 출력할 것인지를 결정한다.

이와 같이 구성되는 본 발명 가변 비정수배 분주회로의 각부의 역할을 설명하면 시퀀스 저장부(100)는 사용자의 선택에 의해 정의된 N-비트의 데이터를 저장하는 저장장치로서 이의 비트수는 시퀀스 발생부(101)의 비트수와 일치하며 LD_CLK가 액티브 일때에 PGM_DATA값을 저장한다. 또한 계산이나 실험에 의하여 특정값으로 확정된 이후에는 롬(ROM) 형태로 시퀀스 발생부(101)에서 특정의 시퀀스를 발생시키도록 변형할 수 있다.

그리고 시퀀스 발생부(101)는 병렬→직렬(Parallel-to-Serial) 변환기로서 N개의 D 플립플롭이 고리 형태로 연결되어 있으며, LOAD가 액티브일 때 병렬(Parallel) 데이터를 로드하여 매 클록마다 하나씩 출력하게 된다.

그리고 시퀀스 제어신호 변환부(102)는 출력하고자 하는 출력주파수에 따라 분주부(105)의 카운터를 적절히 선택할 수 있도록 분주부(105)로 실제 제어신호를 발생시켜준다. 예를드러 도 8에 도시한 바와 같이 UP_REQ가 액티브이면 기 정의된 특정 제어값인 PRE_UP를 출력하고, DN_REQ가 액티브이면 기 정의된 특정 제어값인 PRE_DN을 출력하며 두 신호가 모두 액티브이면 정상 시퀀스인 시퀀스 제어부(102)의 출력 CTL을 내보낸다.

그리고 분주부(105)는 도 9에 도시한 바와 같이 기 정의된 두 개의 특정 정수값을 갖는 제 1 모드 카운터(107)와 제 2 모드 카운터(108)가 있다. 이때 CTL이 "1"의 값을 가지면 제 2 모드 카운터(108)가 동작하여 제 2 모드 카운터(108)의 CNT출력이 분주부(105)의 최종출력 Q_O으로 출력되고, CTL이 "0"의 값을 가지면 제 1 모드 카운터(107)가 동작하여 이의 출력이 최종출력 Q_O로 출력된다.

또한 두 개의 카운터로 이루어진 분주부(105)의 입력을 달리하여 하나의 카운터로 결합하여 사용할 수 있다. 이와 같은 분주부(105)를 3,4분주를 동작시키는 도면을 참조하여 설명하면 도 15에 도시한 바와 같이 제어신호 변환부(,102121)의 제어신호(CTL)에 따라 동작이 선택되며 낸드게이트(128)와 익스크루시브 오아 게이트(129)의 출력을 받는 2입력 제 1 멀티플랙서(130)와, 상기 시퀀스 제어신호 변환부(102,121)의 제어신호(CTL)에 따라 동작이 선택되며 제 9 D 플립플롭(131)의 정출력신호(q)와 제 10 D 플립플롭(133)의 부출력신호(qn)를 입력으로 받아 동작하는 2입력 제 2 멀티플랙서(132)와, 상기 제 1, 제 2 멀티플래서(130,132)의 각각의 출력신호를 받아 동작하는 제 9, 제 10 D 플립플롭(131,133)과, 상기 제 9, 제 10 D 플립플롭(131,133)의 정출력신호(q)를 받아 제 1 멀티플랙서(130)의 한 입력단(i0)에 출력하는 낸드게이트(128)와, 상기 제 9, 제 10 D 플립플롭(131,133)의 정출력신호(q)를 받아 제 1 멀티플랙서(130)의 타입력단(i1)으로 출력하는 익스크루시브 오아 게이트(129)로 구성된다.

이와 같이 구성되는 본 발명 가변 비정수배 분주회로를 이용하여 4-4-4-3 분주하는 각 부의 블록 및 이를 통한 동작을 도면을 참조하여 설명하면 다음과 같다.

도 10은 본 발명 가변 비정수배 분주회로의 4-4-4-3분주 시퀀스를 구현하기 위한 블록도이고, 도 11은 도 10의 시퀀스 저장부를 도시한 블록도이고, 도 12는 도 10의 시퀀스 발생부를 도시한 블록도이고, 도 13은 도 10의 시퀀스 제어부를 도시한 블록도이며, 도 14는 본 발명의 동작파형도를 나타낸 도면이다.

4-4-4-3분주 시퀀스를 구현하기 위한 본 발명 가변 비정수배 분주회로는 상기 도 10과 같이 구성되며 이것은 도 7과 구성이 같다. 단지 도 7에 도시한 출력발생부(140)가 도 10에서는 출력발생 앤드게이트(134)로써 분주부(127)의 CNT0와 CNT1을 입력으로 하여 구성되었다.

그리고 도 10의 시퀀스 저장부(110)는 도 11에 도시한 바와 같이 상기 시퀀스 저장부(110)의 4비트의 입력이 각각 인가되는 제 1, 제 2, 제 3, 제 4 D 플립플롭(111,112,113,114)이 동시에 출력되도록 구성되어 있다. 이때 각 비트신호와 연결되는 제 1, 제 2, 제 3, 제 4 D 플립플롭(111,112,113,114)의 클럭펄스(cp)는 시퀀스 저장부(110)의 CLK신호를 인버팅한 제 2 인버터(115)의 신호를 받고, 각 제 1, 제 2, 제 3, 제 4 D 플립플롭(111,112,113,114)의 리셋신호(RST)는 시퀀스 저장부(110)의 리셋신호(RESET)를 받아 동작한다. 그리고 각 비트당 각 제 1, 제 2, 제 3, 제 4 D 플립플롭(111,112,113,114)의 정출력 q 신호는 시퀀스 저장부(110)의 정출력 Q로 인가되고, 부출력 qn 신호는 시퀀스 저장부(110)의 부출력 QN으로 인가된다.

그리고 4-4-4-3 분주 시퀀스 동작을 위한 시퀀스 발생부(116)는 시퀀스 저장부(110)로 부터 병렬로(동시에) 입력된 신호를 직렬로 순차적으로 발생시키기 위한 것으로 시퀀스 발생부(116)의 P_I신호를 da 입력단에 각각 입력하고, 시퀀스 발생부(116)의 LOAD신호를 각각 받아서 동작하는 제 5 ,제 6, 제 7, 제 8 D 플립플롭(117,118,119,120)이 있다. 여기서 제 1, 제 2, 제 3 D 플립플롭(117,118,119)의 정출력(q)은 각각 제 2, 제 3, 제 4 D 플립플롭(118,119,120)의 db로 입력되고, 각 클록펄스 cp는 클럭신호 CLK를 입력으로 하며, 각 플립플롭의 리셋단(RST)은 리셋신호 RESET를 받아 동작한다. 그리고 제 4 D 플립플롭(120)의 정출력 q는 제 1 D 플립플롭(117)의 db입력으로 귀환된다.

그리고 4-4-4-3 분주 시퀀스를 발생하기 위한 시퀀스 제어신호 발생부(121)는 제 2 노아 게이트(122)와 제 1, 제 2, 제 3 앤드 게이트(123,124,125) 및 오아 게이트(126)로 구성되었다. 제 2 노아 게이트(122)는 UP_REQ와 DN_REQ를 입력으로 하며, 제 1 앤드 게이트(123)는 제 2 노아 게이트(122)의 출력신호와 시퀀스 제어부(121)의 입력 REF신호를 입력으로 한다. 그리고 제 2 앤드 게이트(124)는 UP_REQ와 PRE_UP을 입력으로 하며 제 3 앤드 게이트(125)는 DN_REQ와 PRE_DN의 신호를 받아 동작하고, 오아 게이트(126)는 상기 제 1, 제 2, 제 3 앤드 게이트(123,124,125)의 출력신호를 받아 동작한다. 그리고 오아 게이트(126)의 출력이 시퀀스 제어신호 변환부(121)의 출력단 CTL로 출력된다.

이와 같이 구성되는 본 발명 가변 비정수배 분주회로의 동작을 도면을 참조하여 설명하면 다음과 같다.

도 14는 4분주 또는 3분주를 하는 본 발명 가변 비정수배 분주회로의 동작파형도를 나타낸 것이다.

이와 같은 동작을 하기 위한 조건은 시퀀스 저장부(110) 및 시퀀스 발생부(116)는 4 비트로 동작하고, 시퀀스 제어신호 변환부(121)의 PRE_UP은 "0"으로 PRE_DN은 "1"로 고정시켜둔다. 그리고 분주부(127)는 시퀀스 제어신호 변환부(121)의 출력이 "1"이면 4분주하고 "0"이면 3분주하도록 한다.

이와 같은 조건에 따라서 본 발명 가변 비정수배 분주회로에 4-4-4-3분주 시퀀스를 구현하도록 먼저 시퀀스 저장부(110)에 "111"을 저장한다. 이때 "111"의 저장은 도 11에 도시한 바와 같이 제 4, 제 3, 제 2, 제 1 D 플립플롭(111)에 순서대로 "1","1","1","0"신호를 저장한다. 이후에 리셋신호(RESET)와 클럭신호(CLK)를 동시에 가하여 시퀀스 저장부(110)의 정출력으로 "1","1","1","0"신호를 동시에 발생시킨다.

다음으로 시퀀스 저장부(110)로 부터 병렬출력된 "1110"신호는 시퀀스 발생부(116)의 P_I를 통하여 제 8, 제 7, 제 6, 제 5 D플립플롭(120,119,118,117)에 "1","1","1","0" 신호를 각각 입력한후 리셋시키고, 클럭신호에 따라서 순차적으로 1→1→1→0을 S_O를 통하여 시퀀스 제어부(121)로 출력한다.

정상상태일 경우는 시퀀스 제어부(121)로 입력된 1→1→1→0신호가 도 10과 도 13과 도 14의 (g)와 도 14의 (h)와 도 14의 (l)과 도 14의 (m)에 도시한 바와 같이 PRE_UP과, PRE_DN이 각각 "0"과 "1"로 셋팅된 상태에서 UP_REQ와 DN_REQ가 "0"이므로 시퀀스 제어신호 변환부(121)의 REF를 통하여 드러오는 신호가 분주부(127)로 그대로 전달된다. 이에 따라서 분주부(127)에는 1→1→1→0신호가 전달되고, 조건에 따라서 분주부(127)는 4분주→4분주→4분주→3분주한다. 그리고 이 출럭클럭이 시퀀스 발생부(116)의 클럭신호(CLK)에 계속 공급된다.

주파수를 증가시킬 경우에는 도 10과 도 13과 도 14의 (g)와 도 14의 (h)와 도 14의 (l)과 도 14의 (m)에 도시한 바와 같이 DN_REQ는 "0"이 되고 UP_REQ가 "1"이 되어 시퀀스 제어신호 변환부(121)에서 "0"으로 정의되어 있는 PRE_UP의 "0"이 CTL로 출력되어 분주부(127)에서는 조건에 따라서 3분주로 동작한다. 이후에 주파수가 정상으로 맞추어지면 UP_REQ의 값은 "0"으로 복귀한다.

다음에 주파수를 감소시킬 경우에는 도 10과 도 13과 도 14의 (g)와 도 14의 (h)와 도 14의 (l)과 도 14의 (m)에 도시한 바와 같이 UP_REQ는 "0"이 되고 DN_REQ의 값이 "1"이 되어 시퀀스 제어부(102,121)에서 "1"로 정의되어 있는 PRE_DN의 "1"이 CTL로 출력되어 분주부(127)에서는 조건에 따라서 4분주로 동작한다. 이후에 주파수가 정상으로 맞추어지면 DN_REQ의 값은 "0"으로 복귀한다.

이와 같은 동작에 의하여 구현할 수 있는 분주비는 다음과 같이 계산한다.

(L×a + M×b)/N, N=L+M

L은 시퀀스 저장부(100,110)에 저장되는 데이터 "0"의 개수.

M은 시퀀스 저장부(100,110)에 저장되는 데이터 "1"의 개수.

a는 분주부(105,127)로 드러오는 시퀀스값이 "0"일 때 동작하는 분주수이며, b는 분주부로 드러오는 시퀀스 값이 "1"일 때 동작하는 분주수이다. 그리고 N은 시퀀스 저장부(100,110)에 저장되는 비트수를 나타낸다.

이와 같은 구성을 가진 가변 비정수배 분주회로를 이용한 시퀀스 조합에 의하여 구현할 수 있는 분주비의 범위는 a와 b사이의 비정수 값이다.

예를 드러 상기에 설명한 4-4-4-3분주로 동작할 때는 위의 식에 따라서 (1×3 + 3×4)/4= 15/4=3.75이며 4비트일 경우 시퀀스 저장부(100,110)의 값에 따라서 3, 3.25, 3.5, 3.75, 4의 분주비를 얻을 수 있다.

이와 같이 시퀀스 저장부(100,110)의 시퀀스 값을 적절히 구현함에 따라서 원하는 분주비를 얻을 수 있다.

상기와 같은 본 발명 가변 비정수배 분주회로는 다음과 같은 효과가 있다.

첫째, 시퀀스 저장부로 적절한 데이타를 가하여 프로그램 가능한 분주율을 갖도록 동작시킬 수 있다.

둘째, 제어신호 변환부를 통하여 주파수의 변화 요청에 따른 응답시간을 단축할 수 있다.

셋째, 팩스(FAX)와 모뎀(MODEM)과 미디(MIDI) 등에 사용하여 전송기준 클럭을 임의의 클럭을 사용하여 발생시킬 수 있다.

Claims

기 정의된 N-비트의 데이터의 시퀀스를 저장하여 병렬로 출력하는 시퀀스 저장부와,

상기 시퀀스 저장부에 저장된 N-비트의 데이터를 받아 일련의 시퀀스 제어신호를 발생시켜주는 시퀀스 발생부와,

주파수 변환 요청에 따라 상기 시퀀스 제어신호를 변환하거나 그대로 출력하는 시퀀스 제어신호 변환부와,

상기 시퀀스 제어신호 변환부에서 출력되는 시퀀스 제어신호 또는 변환된 시퀀스 제어신호에 따라 입력되는 클럭신호를 기 정의된 복수개의 모드중 하나로 분주하는 분주부와,

상기 분주부의 카운트값에 따라 클럭 파형을 만들어주는 클럭신호 발생부를 포함하여 구성되는 것을 특징으로 하는 가변 비정수배 분주회로.
제 1 항에 있어서, 상기 시퀀스 저장부는 저장된 시퀀스 데이터를 병렬로 출력하기 위해 데이터버스에 병렬 연결되고, 동일 클럭신호에 의해 동작되는 N개의 D 플립플롭으로 구성됨을 특징으로 하는 가변 비정수배 분주회로.
제 1 항에 있어서, 상기 시퀀스 발생부는 상기 시퀀스 저장부에서 출력되는 데이타를 병렬로 출력하기 위해 직렬로 연결되는 N개의 D 플립플롭을 구비하여 구성되는 것을 특징으로 하는 가변 비정수배 분주회로.
제 1 항에 있어서, 상기 시퀀스 제어신호 변환부는 주파수 증가신호와 주파수 감소신호를 논리합 연산하고 반전하여 출력하는 NOR 게이트와, 상기 NOR 게이트의 출력신호와 상기 주파수 증가신호와 주파수 감소신호를 선택신호로 하여 상기 시퀀스 발생부의 출력신호 또는 "0" 또는 "1"로 기 정의된 신호(PRE_UP, PRE_DN)중 하나를 선택하여 출력하는 멀티플랙서로 구성됨을 특징으로 하는 가변 비정수배 분주회로.
제 4 항에 있어서, 상기 3입력 멀티플랙서는 시퀀스 제어신호와 상기 노아게이트의 출력을 받아 동작하는 제 1 앤드게이트와, 상기 주파수 증가신호와 "0" 또는 "1"로 정의된 PRE_UP 신호중 하나를 입력으로 하는 제 2 앤드게이트와, 상기 주파수 감소신호와 "0" 또는 "1"로 정의된 PRE_DN 신호를 입력으로 하는 제 3 앤드게이트와 상기 제 1, 제 2, 제 3 앤드게이트의 출력을 입력으로 논리합하여 출력하는 오아게이트로 구성됨을 특징으로 하는 가변 비정수배 분주회로.
제 1 항에 있어서, 상기 분주부는 상기 시퀀스 제어신호 변환부의 제어신호를 인버팅한 신호를 받아 출력선택부의 한 입력단으로 출력하는 제 1 카운터와, 상기 시퀀스 제어신호 변환부의 제어신호를 받아 출력선택부의 다른 입력단으로 출력하는 제 2 카운터와, 상기 제 1, 제 2 카운터의 출력신호 중 하나를 받아 동작하는 출력선택부를 포함하여 구성됨을 특징으로 하는 가변 비정수배 분주회로.
제 1 항에 있어서, 상기 분주부는 상기 시퀀스 제어신호 변환부의 제어신호에 따라 동작이 선택되며 낸드게이트와 익스크루시브 오아 게이트의 출력을 받는 제 1 멀티플랙서와, 상기 시퀀스 제어신호 변환부의 제어신호에 따라 동작이 선택되며 제 1 D 플립플롭의 정출력신호와 제 2 D 플립플롭의 부출력신호를 받는 제 2 멀티플랙서와, 상기 제 1, 제 2 멀티플랙서의 각각의 출력신호를 받아 동작하는 제 1, 제 2 D 플립플롭과, 상기 제 1, 제 2 D 플립플롭의 정출력신호를 받아 제 1 멀티플랙서의 한 입력단에 출력하는 제 1 낸드게이트와, 상기 제 1, 제 2 D 플립플롭의 정출력신호를 받아 제 1 멀티플랙서의 타 입력단으로 출력하는 익스크루시브 오아 게이트로 구성되는 것을 더 포함함을 특징으로 하는 가변 비정수배 분주회로.