KR20090051143A - 자기 교정 디지털 펄스-폭 변조기(ｄｐｗｍ) - Google Patents

Abstract

하이브리드 디지털 펄스-폭 변조기는 디지털 방식으로 프로그램 가능한 딜레이 셀을 갖는 딜레이 라인을 구비할 수 있다. 디지털 방식으로 프로그램 가능한 딜레이 셀은 딜레이 매칭 회로의 디지털 보정 신호에 의해 조절될 수 있다.

디지털 펄스-폭 변조기, 클럭 로직, 언클럭 로직, 딜레이 셀, 딜레이 라인

Description

자기 교정 디지털 펄스-폭 변조기(ＤＰＷＭ){SELF-CALIBRATING DIGITAL PULSE-WIDTH MODULATOR (DPWM)}

본 출원은 "자기 교정 디지털 펄스-폭 변조기(DPWM)"를 발명의 명칭으로 하여 2006년 2월 22일자로 출원된 미국 특허출원 제 11/359,045 호[대리인 사건 번호 SIPEX-01007US0]에 기초한 우선권을 주장한다.

본 발명은 프로그램 가능한 디지털 펄스-폭 변조기(DPWM)에 관한 것으로, 예를 들어 디지털 방식으로 제어되는 DC-DC 스위치 모드 전원에서 사용되는 디지털 펄스-폭 변조기에 관한 것이다.

저전력 스위치 모드 전원(SMPS)을 디지털 방식으로 제어할 경우, 통신 시스템, 소비자용 전자제품, 휴대용 장치, 및 컴퓨터 등의 분야에서 사용되는 전원 시스템의 특성을 현저히 향상시킬 수 있다. 디지털 방식 제어의 장점으로 유연성, 외부 영향에 대한 낮은 민감도, 및 소수의 외부 패시브 컴포넌트를 사용하여 구현가능하다는 점을 들 수 있다.

디지털 방식의 구현은 전원의 구현을 또한 단순화할 수 있다. 통상적으로, 아날로그 제어기는, 최신의 전자제품에서 종종 발생하는 것으로서, 공급된 장치의 특성이 변할 때마다 재설계를 필요로 하는데, 이는 시간 소모적이다. 다른 한편으 로, 자동 디지털 디자인을 위한 최신의 도구를 사용함으로써 개발 공정을 단축할 수 있고, 새로운 요건을 수용하기 위하여 기존의 설계를 신속히 변형할 수 있다.

디지털 방식 구현의 장점이 알려져 있음에도 불구하고, 저전력 분야에서, 아날로그 펄스-폭 변조기(PWM)가 주로 사용되고 있다.

디지털 제어기가 산발적으로 사용되는 주된 이유 중 하나는, 모든 펄스-폭 변조 제어기의 주요 부분인, 디지털 펄스-폭 변조기(DPWM)용 저전력 하드웨어 솔루션의 부족이다. DPWM은, 기존의 스위칭 컨버터에서는 1 MHz를 초과하는, 높은 스위칭 주파수에서 동작하는 것이 요구되고, 높은 해상도(8 내지 11 비트)를 갖는 것이 요구된다. 높은 해상도는 엄격한 출력 전압 통제를 위해 필요하고 출력 전압 및 인덕터 전류의 바람직하지 않은 한계-사이클 진동의 제거를 위해 필요하다.

기존의 DPWM 솔루션에 있어서, 전력 소모는 통상적으로 스위칭 주파수와 해상도의 곱에 비례하며, 몇몇 경우에 있어서는, 출력 부하에 의해 소모되는 전력을 초과하기 때문에, 디지털 방식으로 제어되는 SMPS의 전반적인 효율은 낮다.

최근의 공보들은 400 kHz 내지 2 MHz의 높은 스위칭 주파수에서 고해상도 펄스-폭 변조 신호를 생성할 수 있는 디지털 시스템을 개시하고 있다.

이들 솔루션은 고해상도 고주파수 DPWM의 설계가 해볼 만한 과제임을 또한 보여주고 있다. 제시된 구조들은 DPWM의 온-칩 면적 및 전력 소모 사이 또는 DPWM의 스위칭 주파수와 해상도 사이에 다양한 설계 절충안을 제공한다.

카운터를 이용하는 종래의 설계 방식은 통상적으로 SMPS의 스위칭 주파수보다 적어도 수백 배 더 높은 주파수에서의 클럭 신호를 필요로 한다. 따라서, 이들 설계 방식은 높은 전력 소모를 나타내며, 높은 주파수와 높은 해상도가 요구될 때 그 구현이 복잡해진다.

링 오실레이터(딜레이 셀)와 멀티플렉서를 포함하는 설계 방식은 사실상 더욱 낮은 전력 소모를 갖지만, 일반적으로 고해상도 펄스-폭 변조 신호의 생성을 위하여 큰 온-칩 면적을 필요로 한다. 이에 더하여, 이들 솔루션의 스위칭 주파수는 링 오실레이터를 포함하는 딜레이 셀의 전파 시간의 변동으로 인해 가변 된다. 그 결과, 예측할 수 없는 주파수에서의 스위칭 잡음이 발생할 수 있고, 이는 공급된 장치의 동작에 영향을 미친다.

최근에 제시된 하이브리드 구조는 앞서 언급한 두 가지 개념을 성공적으로 결합함으로써 디지털 펄스-폭 변조기의 크기와 전력 소모를 감소시킨다. 그러나, 이들 솔루션은 여전히 스위칭 주파수가 불안정하다는 결함을 가지고 있다.

주파수를 안정화하기 위하여, 종래에는 위상 고정 루프(PLL)와 딜레이 고정 루프(DLL)를 사용하는 것을 제안하였다. 이들 솔루션에서는, DPWM의 주파수를 외부 클럭과 동기 시키기 위하여 아날로그 블록이 사용된다. PLL 및 DLL 구조를 활용하는 다른 시스템들과 유사하게, 제시된 DPWM 구조는 고정 주파수의 범위가 제한되며, 잠재적인 불안정성 문제를 가지고 있다. 이에 더하여, DLL에 기반한 구현을 이루기 위해서는, 종래의 카운터 기반 솔루션의 주파수의 단지 8배 작은 클럭 주파수가 필요하며, 따라서 여전히 전력 소모가 상대적으로 높다. 예를 들어, 1 MHz의 스위칭 주파수와 10 비트 해상도가 요구되는 경우, DLL 구조는 128 MHz 클럭 신호를 필요로 한다. 더욱이, 제시된 DLL 기반 솔루션에 있어서, 스위칭 주파수가 증 가함에 따라, DPWM의 해상도는 낮아진다.

세그먼트 딜레이 라인 기반 DPWM 구조는, 작은 면적, 매우 낮은 전력 소모, 및 일정한 스위칭 주파수에서의 동작을 달성하기 위하여, 단지 두 개의 멀티플렉서와 두 세트의 딜레이 라인 (느린 딜레이 라인과 빠른 딜레이 라인)을 활용한다. 이 솔루션에 있어서는, 느리고 빠른 딜레이 라인에서의 딜레이 셀의 전파 시간이 다르며, 16:1의 비율을 갖도록 설정된다. 빠른 딜레이 셀의 조합을 통해 전파되는 클럭은 펄스-폭 변조 신호를 생성한다. 이 솔루션에서는, 셀의 딜레이 사이에 이상적인 정합이 있는 것으로 추정된다. 실제로, 이 조건은 구현 기술의 불완전성으로 인하여 달성하기 어렵기 때문에, 딜레이 셀의 부정합이 통상적으로 존재한다. 따라서, DPWM의 입력-출력 특성은 비선형적이고, 몇몇 경우에 있어서는 일관적이지 못하다. 비일관적 특성은 제어기 전반의 불안정성을 야기할 수 있고, SMPS의 출력에서 바람직하지 않은 진동을 야기할 수 있다. 이에 더하여, 제시된 솔루션은 단일 스위칭 주파수에서의 동작을 위하여 설계된 것이기 때문에, 클럭 주파수가 증가함에 따라 DPWM의 해상도는 감소한다. 다른 한편으로, 스위칭 주파수의 감소는 듀티 비의 최대치를 1보다 작은 수로 제한하게 된다.

본 발명의 바람직한 실시예들을 첨부 도면을 참조로 하여 상세히 설명하기로 한다.

도 1은 일 실시예에 따른 디지털 펄스-폭 변조기를 도시한 도면이다.

도 2는 일 실시예에 따른 디지털 펄스-폭 변조기의 8 비트 구현 예를 도시한 도면이다.

도 3은 일 실시예에 따른 디지털 방식으로 프로그램 가능한 딜레이 셀을 도시한 도면이다.

도 4는 일 실시예에 따른 딜레이 매칭 블록을 도시한 도면이다.

도 5는 서로 다른 입력 값들을 일 실시예에 따른 디지털 펄스-폭 변조기로 출력하는 것을 도시한 도면이다.

도 6은 일 실시예에 따른 디지털 펄스-폭 변조기를 구비한 전형적인 IC의 레이아웃을 도시한 도면이다.

도 7은 전형적인 IC 상에서 일 실시예에 따른 디지털 펄스-폭 변조기의 전형적인 포스트-레이아웃 시뮬레이션을 도시한 도면이다.

도 8은 입력 제어 값이 0에서 최대치까지 점진적으로 변할 때 다수의 스위칭 사이클에 걸친 전형적인 DPWM의 동작을 도시한 도면이다.

본 발명의 일 실시예는 하이브리드 디지털 펄스-폭 변조기(DPWM)(100)를 사용한다. 하이브리드 DPWM(100)은 스위칭 주기의 제 1 부분을 표시하기 위한 클럭 로직(102)과 스위칭 주기의 제 2 부분을 표시하기 위한 언클럭 로직(104)을 포함할 수 있다. 언클럭 로직(104)은 딜레이 셀(108)을 포함하는 딜레이 라인(106)을 포함할 수 있다. 딜레이 셀(108)은 디지털 보정 신호로 디지털 방식으로 프로그램될 수 있다. 딜레이 매칭 회로(110)는 딜레이 셀의 속도를 조절하기 위한 디지털 보 정 신호를 생성할 수 있다.

디지털 방식으로 프로그램 가능한 딜레이 셀(108)을 사용하게 되면, 하이브리드 DPWM(100)의 요구되는 복잡성을 감소시킬 수 있다.

일 예로서, 듀티 비 입력의 매우 중요한 비트(MSB)는 제 1 부분을 표시하기 위한 MSB 값들과 동일한 다수의 클럭 주기를 카운트할 수 있는 클럭 로직(102)으로 전송된다. 언클럭 로직(104)은 긴 클럭 신호 주기의 일부인 제 2 부분을 나타내기 위하여 듀티 비 입력의 덜 중요한 비트(LSB)를 사용할 수 있다. DPWM 출력을 생성하기 위하여 제 1 및 제 2 주기는 결합될 수 있다.

예를 들어, 8 비트 듀티 비 입력은 제 1 주기의 0 - 15 클럭 주기에 대응하는 매우 중요한 4 비트를 구비할 수 있다. 덜 중요한 4 비트는 제 2 딜레이 주기의 클럭 주기의 0/16 내지 15/16를 나타낼 수 있다.

각각의 딜레이 셀은 클럭 주기 딜레이의 1/16을 제공할 수 있다. 딜레이 셀은 공정 및 온도의 변동에도 불구하고 거의 일정한 딜레이를 유지하기 위하여 디지털 방식으로 조절될 수 있다.

딜레이 매칭 회로(110)는 딜레이 셀을 디지털 방식으로 조절하는데 사용될 수 있다. 일 실시예에 있어서, 딜레이 라인 레플리카(112)는 딜레이 셀이 빠르게 구동하고 있는지, 느리게 구동하고 있는지, 정확한 속도에 가까운 속도로 구동하고 있는지를 검사하는데 사용될 수 있다. 예를 들어, 고정된 주기에서 검사 신호가 통과하는 디지털 방식으로 프로그램 가능한 딜레이 셀의 수를 검사하기 위하여, 딜레이 라인 레플리카는 클럭 주기 또는 클럭 신호가 정확히 50 %의 듀티 사이클을 가질 때의 절반 클럭 주기와 같은 고정된 주기를 사용한다. 만일 검사 신호가 딜레이 라인 내의 너무 많은 딜레이 셀을 통과한다면, 디지털 방식으로 조절 가능한 딜레이 셀로 전송되는 디지털 신호는 각각의 딜레이 셀의 딜레이를 감소시키기 위하여 변경된다. 만일 검사 신호가 딜레이 라인 레플리카(112) 내의 너무 적은 디지털 방식으로 프로그램 가능한 딜레이 셀을 통과한다면, 디지털 방식으로 프로그램 가능한 딜레이 셀로 전송되는 디지털 보정 신호는 딜레이를 증가시키기 위하여 조절된다.

일 실시예에 있어서, 자기 교정 고주파 디지털 펄스-폭 변조기(DPWM)는 다수의 문제점을 해소할 수 있고 하기의 특징을 갖출 수 있다.

- 단순한 저전력 디지털 하드웨어를 사용하여 실시할 수 있다.

- 수 kHz에서 수 MHz에 이르는, 매우 넓은 범위의 조절가능한 일정한 스위칭 주파수에 걸쳐 안정된 동작을 수행할 수 있다.

- 선형적이고 일관된 입력-출력 특성을 가질 수 있다.

- 전체 범위의 동작 조건에 걸쳐 일정한 고해상도 및 전체 범위의 듀티 비 값을, 즉 0 내지 1을, 가질 수 있다.

본 발명의 일부 실시예와는 달리, 다른 DPWM 구조는 단일 구조 내에서 이들 특성 모두를 구비하지는 않는다. 따라서, 이들 실시예는 각각, 과도한 전력 소모, 낮은 스위칭 주파수 및/또는 해상도, 구현을 위해 필요한 큰 칩 면적, 가변적인 동작 스위칭 주파수, 및 불안정한 동작 등의, 하나 이상의 문제점을 갖는다.

도 2는 일 실시예에 따른 새로운 디지털 펄스-폭 변조기의 일 실시예에 따른 8 비트 입력 구현 예를 도시한 블록선도이다.

이 예의 DPWM은 4 비트 링 카운터, 듀티 로직 회로, 딜레이 라인을 형성하는 딜레이 셀 세트, 멀티플렉서, 딜레이 매칭 회로, 및 셋-리셋(SR) 래치를 포함한다. 펄스-폭 변조 신호(d(t))의 듀티 비 값은, 매우 중요한 4 비트((4-MSBs) = d_msb[n])는 듀티 로직 블럭에 연결되고 덜 중요한 4 비트(4-LSBs) = d_lsb[n])는 멀티플렉서에 연결된, 8-비트 듀티 비 입력(d[n])을 통해 한정된다.

도 2의 실시예는 다음과 같이 동작한다. 각각의 스위칭 사이클이 시작될 때, 소망하는 스위칭 주파수보다 8 배 더 높은 주파수에서 클럭킹되는 4 비트 더블 에지 트리거 카운터는 출력에서 0을 생성한다. 0의 출력은 듀티 비 로직에 의해 검출된다. 듀티 비 로직은 RS 래치를 설정하며, 출력 신호(d(t))는 높다. d_msb[n] 클럭 사이클 이후에, 카운터의 출력은 듀티 로직의 입력의 4-MSBs와 동일하며, 그 결과, 딜레이 라인으로 통과하는 펄스가 생성된다. 전체 딜레이 시간은 카운터 클럭 신호의 주기와 동일하며, 그 탭은 멀티플렉서에 연결된다. 딜레이 라인을 통해 전파되는 신호가 입력 제어 워드의 4-LSBs에 의해 선택된 탭에 도달하면, 멀티플렉서의 출력은 높아지고, RS 래치를 리셋하고, 출력(d(t))은 낮아지고, 지속시간이 입력(d[n])에 비례하는 펄스가 형성된다. 링 카운터가 0에 도달하고 RS 래치가 다시 설정되면, 새로운 스위칭 사이클이 시작된다.

딜레이 매칭 회로는, 전체 딜레이 라인 전파 시간과 클럭 주기를 매칭하기 위하여, 셀의 딜레이를 동적으로 변화시킬 수 있으며, 그런 식으로 세그먼트에 기 반하는 구현을 위한 비선형 문제 특성을 제거할 수 있다.

도 3은 일 실시예에 따른 4 비트 프로그램 가능한 전류 스타브 (starved) 딜레이 셀을 도시한 도면이다. 셀은 동일한 바이어싱 전류를 공유하고 로그 급수로 늘어나는 크기(W/L, W/L, 2W/L, 4W/L, 8W/L)를 갖는 5 개의 전류 미러 스테이지를 포함한다. 입력(i)에서 출력(Out)에 이르는 디지털 신호의 전파 시간은 노드(A)에서 보여지는 등가 커패시턴스를 방전하는 전류의 양에 따라 결정된다. 프로그램 가능한 딜레이 시간은 병렬 방식으로 동작하는 전류 미러 트랜지스터의 수를 변경하며, 따라서 방전 전류를 변화시키는 딜레이 제어 입력(t_d[3:0])을 통해 얻어진다. 이 경우, 도전 트랜지스터의 수가 많아지면 많아질수록, 전파 시간은 더 빨라진다 (딜레이는 더욱 짧아진다). 입력(r)은 딜레이 셀을 리셋하는 기능을 한다.

딜레이 라인 기반 구조에서, 딜레이 셀의 전파 시간은 일정하지 않다. 딜레이 셀의 전파 시간은 통상적으로 온도의 변화와 IC 공정 변동으로 인하여 가변 된다. 본 발명 및 세그먼트 딜레이 라인 기반 DPWM에 있어서는, 이 변동으로 인하여 입력 제어 신호에 따라 듀티 비 값이 비선형적으로 또는 비일관적으로 결정되며, 디지털 제어기의 거동은 예측할 수 없게 된다.

도 4에 도시한 딜레이 매칭 블록은 딜레이 라인의 전파 시간을 동적으로 조절하여 공정 및 온도 변동을 보상하고 DPWM 특성을 선형화한다. 매칭 블록은 16 개의 딜레이 셀의 전체 전파 시간을, d[n]의 4-LSBs에 의해 한정되는 듀티 비 값의 증가가 d[n]의 4-MSBs의 변화에 의해 야기되는 가장 작은 증분보다 항상 작은 것을 보증하는 DPWM 클럭 신호(도 2 참조)의 주기와 거의 동일하도록, 설정한다.

도 4에 도시한 바와 같이, 시스템은 딜레이 라인의 "절반+1 셀" 레플리카, 4 개의 에지 트리거 D 플립플롭, 조합 로직, 및 4 비트 레지스터(어큐뮬레이터)를 포함할 수 있다. 본 발명의 DPWM이 4 비트 카운터 및 16:1 MUX로 구성되는 경우, 딜레이 라인의 "절반+1 셀" 레플리카는, DPWM의 16 개의 셀과 동일한, 오직 9 개의 딜레이 셀만을 구비한다. 외부 클럭의 상승 에지에서, 시작 신호가 생성되어 딜레이 라인 레플리카를 통과하는데, 그 8번째 및 9번째 셀(N/2 및 N/2+1)은 두 개의 에지 트리거 플립플롭에 연결된다. 후속하여, 클럭 주기의 1/2 이후에 발생하는, 바로 다음의 네거티브 에지에서, 스트로브 신호가 생성되고, 셀(8 및 9) 상태의 "스냅샷"이 취해지고, 단순한 디지털 로직으로 처리된다. 스냅샷 플립플롭의 출력에서의 두 개의 0은 더욱 느린 전파를 나타내며, 디지털 로직의 출력에서 1을 생성한다. 그 결과, 딜레이 제어 레지스터(t_d[3:0])의 값은 증가하고, 그에 따라 셀의 속도가 증가한다. 디지털 로직의 입력에서의 두 개의 1은 딜레이 셀을 통한 신호의 지나치게 빠른 전파를 나타내며, t_c의 감소를 야기한다. 스냅샷의 값이 10(이진수)이고, 주파수 레지스터가 변하지 않는 경우, DPWM의 절반 주기 및 외부 클럭은 동일한 것으로 추정된다.

이 경우, 정확히 50 %의 듀티 비를 갖는 이상적인 외부 클럭이 추정된다는 점에 주목할 필요가 있다. 이상적이지 않은 클럭 신호가 인가되는 경우, 본 발명의 회로는 미러 변형을 필요로 한다. 이 경우, 딜레이 라인은 "전체 길이+1" 레플 리카로 교체될 필요가 있으며, 시작 및 스트로브 신호는 클럭 신호의 연속하는 두 개의 포지티브 또는 네거티브 에지를 가지도록 생성될 필요가 있다.

이하에서는, FPGA 기반 실험 프로토타입 및 본 발명을 채용하는 어플리케이션 특정 집적 회로를 가지고 획득되는 결과가 제시된다. 시스템 둘 다 도 2 내지 도 4에 주어진 도면에 따라 구현된다. FPGA 구현 예의 경우, 아날로그 딜레이 셀이 프로그램 가능한 디지털 셀을 대신한다.

실험 결과는 1 MHz를 초과하는 높은 스위칭 주파수에서의 동작의 검증 및 DPWM의 선형성의 검증을 포함한다.

이에 더하여, 본 발명이 저전력 디지털 하드웨어를 사용하여 작은 칩 면적에서 구현될 수 있다는 것을 증명하기 위하여, DPWM 칩의 레이아웃과 그 파워 평가의 결과가 다음과 같이 주어진다.

A. 선형성 검사

선형성 검사는 최소치 0에서 최대치까지의 디지털 입력(d[n])의 변화로서의 DPWM 듀티 비 값의 일관 되고 선형적인 변화를 검증하기 위하여 설계된다. 도 5에 도시된 검사의 경우, DPWM의 해상도는 10 비트이고, 컨버터는 1.3 MHz의 스위칭 주파수에서 동작한다.

도 5는 0에서 1까지의 듀티 비의 변화(듀티 비의 전체 변화)에 대응하는 DPWM 제어 값의 점진적인 변화를 위한 DC-DC 컨버터의 출력의 변화를 보여주고 있다. 컨버터의 스위칭 주파수는 1.3 MHz이고, 입력(d[n]) 변화의 비율은 100 스위칭 사이클당 1-LSB이다.

도 5의 결과는 컨버터의 출력은, 그리고 그에 따른 듀티 비 값은, 일관되게 그리고 선형적으로 변화함을 보여줌으로써, DPWM이 선형적이고 일관된 입력-출력 특성을 가짐을 증명하고 있다.

B. 온-칩 면적 및 전력 소모

도 2 및 도 4에 도시한 도면에 기초하여, 본 발명에 따른 자기 교정 DPWM 구조를 활용하는 DPWM이 표준 CMOS 0.18 ㎛ 공정으로 제조되었다. 칩 레이아웃 및 IC의 매우 중요한 특징을 보여주는 아래의 표는 매우 낮은 전력 소모와 작은 실리콘 면적의 요건을 입증하고 있다.

IC의 특성

	전력 소모	칩 면적
8 비트 DPWM	81 ㎼	0.0526 mm2

C. 높은 스위칭 주파수에서의 동작

도 6 및 도 7은 본 발명에 따른 DPWM 구조를 채용한 IC의 포스트-레이아웃 시뮬레이션의 결과를 보여주는 도면이다. 이들 도면은 높은 스위칭 주파수에서의 DPWM의 기능성 및 동작 모두를 입증하고 있다.

도 7은 스위칭 주파수보다 단지 8 배 더 높은 클럭 24 MHz를 사용함으로써 형성되는 3 MHz 듀티에서의 PWM 신호를 보여주고 있다. 이는 duty_signal(v)로 표시되어 있다. 대부분의 다른 DPWM 구현 예의 클럭 주파수와 비교하면, 이 주파수는, 더욱 간단한 하드웨어를 사용하여 구현할 수 있고 전력 소모가 현저하게 감소할 정도로, 현저하게 작다.

도 7은 본 발명에 따른 DPWM 구조를 채용한 IC의 포스트-레이아웃 시뮬레이션의 결과를 보여주고 있다. Clock_8(v)는 24 MHz에서의 외부 클럭 신호이다. Sigma_dpwm_0(v)부터 sigma_dpwm_7(v)는 8 비트 제어 입력(d[n])을 구성한다. Set_d 및 reset_d는 RS 래치(도 2 참조)의 설정 및 리셋 신호이다. Duty_signal은 DPWM의 출력이다. Main_switch 및 sync_rect는 반전(inverted) 및 비반전(non-inverted) 출력 신호이다.

도 8은 입력 제어 값(d[n])이 0에서 최대치까지 점진적으로 변할 때 다수의 스위칭 주파수에서의 DPWM의 동작을 보여주고 있다. 출력 신호의 듀티 비가 그에 따라 변화하는 것을 또한 알 수 있다. 이들 도면은 일정한 스위칭 주파수에서의 동작과 선형 DPWM 특성의 또 다른 입증이다.

도 8은 다수의 스위칭 사이클에서의 포스트-레이아웃 시뮬레이션의 결과를 보여주는 도면이다. Sigma_dpwm_0(v)부터 sigma_dpwm_7(v)는 8 비트 제어 입력(d[n])을 구성한다. Set_d 및 reset_d는 RS 래치(도 2 참조)의 설정 및 리셋 신호이다. Duty_signal은 DPWM의 출력이다. Main_switch 및 sync_rect는 반전 및 비반전 출력 신호이다.

전술한 본 발명의 바람직한 실시예의 설명은 예시 및 설명의 목적으로 제공된 것이다. 따라서, 개시된 특정 형태에 본 발명이 포괄되거나 제한되는 것은 아니다. 본 발명의 원리 및 그 실제적인 적용을 가장 잘 설명하기 위하여 많은 실시예가 선택되고 설명되었으며, 따라서 이 기술분야의 당업자라면 본 발명의 다양한 실시예를 이해할 수 있고 특정 용도에 적합하도록 본 발명을 다양하게 변형할 수 있을 것이다. 본 발명의 범위는 이하에 기재하는 특허청구의 범위 및 그 균등물에 의해 한정된다.

Claims (19)

1. 스위칭 주기의 제 1 부분을 표시하는 클럭 로직과,

   스위칭 주기의 제 2 부분을 표시하는 언클럭 로직으로서, 디지털 보정 신호로 조절될 수 있는, 디지털 방식으로 프로그램 가능한 딜레이 셀을 갖는 딜레이 라인을 포함하는 언클럭 로직과,

   딜레이 라인 레플리카를 이용하여 디지털 보정 신호를 생성하는 딜레이 매칭 회로를 포함하여 구성되며, 출력 신호는 제 1 및 제 2 부분으로부터 결정된 듀티 사이클로 생성되는 것을 특징으로 하는 하이브리드 디지털 펄스-폭 변조기.
2. 제 1 항에 있어서, 디지털 방식으로 프로그램 가능한 딜레이 셀은 딜레이 셀 내의 트랜지스터를 온 또는 오프 시킴으로써 조정되는 딜레이를 가지는 것을 특징으로 하는 하이브리드 디지털 펄스-폭 변조기.
3. 제 2 항에 있어서, 트랜지스터는 병렬 연결된 것을 특징으로 하는 하이브리드 디지털 펄스-폭 변조기.
4. 제 1 항에 있어서, 디지털 보정 신호는 딜레이 셀 내의 크기가 각기 다른 트랜지스터를 온 또는 오프 시키는 다중 비트 값인 것을 특징으로 하는 하이브리드 디지털 펄스-폭 변조기.
5. 제 1 항에 있어서, 딜레이 라인 레플리카는 딜레이 셀의 속도를 설정하는데 사용되는 것을 특징으로 하는 하이브리드 디지털 펄스-폭 변조기.
6. 제 5 항에 있어서, 딜레이 라인 레플리카는 딜레이 라인의 1.5배의 크기를 가지며, 클럭의 양쪽 에지에 의해 트리거 되는 것을 특징으로 하는 하이브리드 디지털 펄스-폭 변조기.
7. 제 1 항에 있어서, 딜레이 라인 레플리카는 딜레이 라인보다 더 긴 하나의 딜레이 셀이며, 딜레이 라인 레플리카는 두 개의 연속하는 클럭 주기의 동일 에지에 의해 트리거 되는 것을 특징으로 하는 하이브리드 디지털 펄스-폭 변조기.
8. 제 1 항에 있어서, 딜레이 라인은 제 2 부분 이후에 출력을 생성하는 멀티플렉서와 통합된 것을 특징으로 하는 하이브리드 디지털 펄스-폭 변조기.
9. 제 1 항에 있어서, 디지털 펄스-폭 변조기(DPWM)는 DC-DC 컨버터의 일부인 것을 특징으로 하는 하이브리드 디지털 펄스-폭 변조기.
10. 듀티 비 값을 수신하는 디지털 펄스-폭 변조기로서,

    듀티 비 값의 매우 중요한 비트에 대응하는 시간 주기 이후에 출력을 생성하 는 듀티 로직과,

    디지털 방식으로 프로그램 가능한 딜레이 셀을 포함하는 듀티 로직의 출력을 수신하는 딜레이 라인으로서, 듀티 비 값의 덜 중요한 비트에 대응하는 제 2 시간 주기 이후에 출력을 생성하기 위하여 사용되는 딜레이 라인과,

    딜레이를 조절하기 위하여 딜레이 셀 내에서 온 되는 트랜지스터를 조절하는데 사용되는 딜레이 라인 레플리카를 포함하는 딜레이 매칭 회로를 포함하여 구성되는 것을 특징으로 하는 디지털 펄스-폭 변조기.
11. 제 10 항에 있어서, 트랜지스터는 병렬 연결된 것을 특징으로 하는 디지털 펄스-폭 변조기.
12. 제 11 항에 있어서, 딜레이 매칭 회로는 딜레이 셀 내의 크기가 각기 다른 트랜지스터를 온 또는 오프 시키는 다중 비트 값을 생성하는 것을 특징으로 하는 디지털 펄스-폭 변조기.
13. 제 10 항에 있어서, 딜레이 라인 레플리카는 딜레이 라인의 속도를 설정하는데 사용되는 것을 특징으로 하는 디지털 펄스-폭 변조기.
14. 제 10 항에 있어서, 딜레이 라인 레플리카는 딜레이 라인의 속도를 설정하는데 사용되는 것을 특징으로 하는 디지털 펄스-폭 변조기.
15. 제 14 항에 있어서, 딜레이 라인 레플리카는 딜레이 라인의 1.5배의 크기를 가지며, 클럭의 양쪽 에지에 의해 트리거 되는 것을 특징으로 하는 디지털 펄스-폭 변조기.
16. 제 10 항에 있어서, 딜레이 라인 레플리카는 딜레이 라인보다 더 긴 하나의 딜레이 셀이며, 딜레이 라인 레플리카는 두 개의 연속하는 클럭 주기의 동일 에지에 의해 트리거 되는 것을 특징으로 하는 디지털 펄스-폭 변조기.
17. 제 10 항에 있어서, 딜레이 라인은 제 2 시간 주기 이후에 출력을 생성하는 멀티플렉서와 통합된 것을 특징으로 하는 디지털 펄스-폭 변조기.
18. 제 10 항에 있어서, DPWM은 DC-DC 컨버터의 일부인 것을 특징으로 하는 디지털 펄스-폭 변조기.
19. 제 10 항에 있어서, 듀티 로직 및 딜레이 라인과 통합되어 DPWM의 출력을 생성하는 셋-리셋 로직을 또한 포함하여 구성되는 것을 특징으로 하는 디지털 펄스-폭 변조기.

Images