DE10355320B3

DE10355320B3 - Hochauflösender digitaler Pulsweitenmodulator und Verfahren zum Erzeugen eines hochaufgelösten pulsweitenmodulierten Signals

Info

Publication number: DE10355320B3
Application number: DE10355320A
Authority: DE
Inventors: Andreas Steinschaden
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2003-11-27
Filing date: 2003-11-27
Publication date: 2005-04-14
Anticipated expiration: 2023-11-28
Also published as: CN1622460A; US20050146366A1

Abstract

Hochauflösender digitaler Pulsweitenmodulator mit einer digitalen Pulsweitenmodulatoreinheit zum Empfang eines Taktsignals zur Erzeugung eines ersten pulsweitenmodulierten Zwischensignals, dessen Pulsweite ein ganzes Vielfaches der Taktperiode ist, mit einer programmierbaren Signalverzögerungsstrecke zum Verzögern des ersten Zwischensignals um eine programmierbare Verzögerungszeit in Abhängigkeit von zweiten Bits des digitalen Steuersignals und zur Abgabe von mindestens einem pulsweitenmodulierten Zwischensignal, wobei die Signalverzögerungszeit mit dem Taktsignal synchronisiert ist, und mit einer Logikschaltung zur logischen Verknüpfung der Zwischensignale und Ausgabe zu einem pulsweitenmodulierten Ausgangssignal.

Description

Die vorliegende Erfindung betrifft einen hochauflösenden digitalen Pulsweitenmodulator sowie ein Verfahren zum Erzeugen eines hochaufgelösten pulsweitenmodulierten Signals.
Pulsweitenmodulatoren werden zur Ansteuerung von Gleichstromquellen eingesetzt und liefern innerhalb einer bestimmten Schaltperiode eine Einschalt- und eine Ausschaltzeit. Die Pulsweitenmodulation geschieht durch Verändern des Verhältnisses zwischen Ein- und Ausschaltzeit. Bei der Ansteuerung von Gleichstromquellen liefert eine verlängerte Einschaltzeit einen größeren arithmetischen Mittelwert der Ausgangsspannung und damit einen größeren Ausgangsstrom. Pulsweitenmodulierte Signale können auch der Nachrichtenübermittlung dienen oder z.B. in Automobiltechnik Motorsteuerungen darstellen.
In analoger Ausführung kann ein pulsweitenmoduliertes Signal durch den Vergleich einer in der Frequenz konstanten Dreieckspannung mit einer einstellbaren Steuergleichspannung erzeugt werden. Ist die Steuerspannung größer als der Momentanwert der Dreieckspannung, liegt am Ausgang eines Komparators, der die Steuerspannung mit dem Momentanwert Dreiecksspannung vergleicht z.B. ein High-Signal. Steigt der Momentanwert der Dreieckspannung über den Wert der Steuerspannung, liefert der Komparator dann ein Low-Signal. Somit ist innerhalb einer festen, von der Dreieckspannung bestimmten Frequenz, die Einschaltdauer abhängig von der Steuergleichspannung.

Zum Beispiel beschreibt das Patent US 6,0604,259 eine Schaltungsanordnung für einen Pulsweitenmodulator, in dem ein Dreieckspannungsgenerator und ein Komparator zur Erzeugung eines pulsweitenmodulierten Signals verwendet wird, welches einer programmierbaren Verzögerungsstrecke zugeführt wird. Diese verzögert die steigenden bzw. fallenden Taktflanken des Signals.

Im Dokument US 2002/0118055 A1 ist ein System zum Erzeugen von pulsweitenmodulierten Signalen aus digitalen Signalen, die mittels steigender oder fallender Signalflanken Pulsanfänge und Pulsenden definieren und an einen Flankenpulswandler geführt sind.

Eine digital ausgeführte Pulsweitenmodulatoreinheit ist in der 1 gezeigt. Die digitale Pulsweitenmodulatoreinheit D weist einen Zähler Z zum Empfang eines Taktsignals clk auf, dessen Ausgang mit einem ersten Komparator K1 und einem zweiten Komparator K2 gekoppelt ist, wobei die Ausgänge der Komparatoren K1, K2 den Set- bzw. Reset-Eingang eines RS-Flip-Flops FF steuern. Das RS-Flip-Flop FF liefert ausgangsseitig ein pulsweitenmoduliertes Signal Z1. Der erste Komparator K1 vergleicht das Zählersignal mit einem Initialisierungswert des Zählers, z.B. der Null, und liefert ein Set-Signal an das Flip-Flop FF. Der zweite Komparator K2 vergleicht das Zählersignal mit einem digitalen Steuersignal CT, das dieselbe Bitbreite P wie der Zähler aufweist und liefert bei Überschreiten des dem Steuersignals CT entsprechenden Zählerwertes ein Reset-Signal an das Flip-Flop FF. Somit liefert der digitale Pulsweitenmodulator D nach dem Stand der Technik ausgangsseitig ein pulsweitenmoduliertes Signal Z1, dessen Pulsweite ein Vielfaches der Taktperiode des Taktsignals clk ist. Dabei ist das Vielfache durch das P Bit breite Steuersignal vorgegeben.

Bei digital gesteuerten Pulsweitenmodulatoren nach dem Stand der Technik ist die Pulsweite des pulsweitenmodulierten Signals nur in Schritten der Taktfrequenz möglich. Eine erhöhte Auflösung kann beispielsweise nur mit einer intern vervielfachten Taktfrequenz erreicht werden. Eine erhöhte Taktfrequenz steht jedoch nicht immer zur Verfügung, und es muss mit der Taktfrequenz als Grundeinheit gearbeitet werden. Wenn digitale Pulsweitenmodulatoren mit einer zu geringen Auflösung, d.h. zu großer Quantisierung zwischen ansteuerbaren Pulsweiten in Regelkreisen eingesetzt werden, kann dies in Regelkreisen zu subharmonischen Schwingungen führen und Instabilitäten hervorrufen. Wenn digitale Pulsweitenmodulatoren mit nur geringer Auflösung als Digital-Analog-Wandler eingesetzt werden, verursacht dies starkes Signalrauschen.

In B. Patella, A. Prodic, A. Zirger, und D. Maksimovic, „High-frequency digital controller IC for DC-DC converters" IEEE Transactions on Power Electronics, Januar 2003 wird eine Schaltungsanordnung für einen digitalen Pulsweitenmodulator beschrieben. Dabei ist ein Systemtaktsignal von einem Ringoszillator aus rücksetzbaren Flip-Flops, die als Verzögerungsstufen wirken, erzeugt. Zwischen den Flip-Flops bzw. Verzögerungsstufen werden mittels eines Multiplexers verschieden stark verzögerte bzw. phasenverschobene Taktsignale abgegriffen und an eine Logikschaltung geführt. Diese erzeugt mit einem RS-Flip-Flops aus dem erzeugten Systemtakt und den phasenverschobenen Taktsignalen pulsweitenmodulierte Signale.

Eine derartige Schaltungsanordnung ermöglicht bei einer Taktperiode, die durch die Eigenschaften der in dem Ringoszillator eingesetzten Flip-Flops, vorbestimmt ist, Pulsweitenmodulationen mit Pulsweiten, die gemäß den Verzögerungszeiten der Flip-Flops, in Teilen der Systemtaktperiode verändert werden können.

Durch die feste Ausführung der Flip-Flops bzw. der Verzögerungsstufen und die Erzeugung des Systemtaktes in dem Pulsweitenmodulator selbst ist jedoch nur bei genau einem Systemtakt Synchronität zu einem externen Taktsignal möglich. Zudem hängt die Verzögerungszeit pro Verzögerungsstufe – und somit der Systemtakt – von Schwankungen der Betriebstemperatur, der Versorgungsspannung oder von Transistorparametern in der Fertigung ab. Dies führt in benachbarten nachrichtentechnischen Schaltungsteilen, zum Beispiel in Mobiltelefonen, die in meh reren Frequenzbändern eingesetzt werden (Dual- oder Tri-Band phones), zu Frequenz-Mischprodukten. Diese erzeugen nach ihrer Demodulation störende Pfeifgeräusche im Nutzsignal (beispielsweise in einem Sprachsignal). In digitalen Regelkreisen bewirkt ein niedriger Systemtakt eine größere Phasendrehung der Übertragungsfunktion der Regelschleife und damit eine geringere Phasenreserve des Regelkreises. Diese wirkt entdämpfend und kann damit zu unerwünschten Eigenschwingungen im Regelkreis führen. Hohe Taktfrequenzen sind in Schaltungsanordnungen nach dem Stand der Technik jedoch nachteiliger Weise nur durch hardwaremäßige Veränderungen bzw. Neuentwicklung erreichbar. Es wird vielmehr eine Einrichtung zur Pulsweitenmodulation benötigt, die bei hohen und veränderlichen (externen) Taktfrequenzen stabil arbeitet.

Auch die Dokumente US 5,428,321 oder US 5,638,017 beschreiben Systeme, die externe Taktsignale mit vorgegebener Taktfrequenz verzögern und an Flip-Flop Einrichtungen führen. Dabei muss die Verzögerungszeit jeweils durch die angelegte Taktfrequenz schaltungstechnisch festgelegt werden.

Es ist daher Aufgabe der vorliegenden Erfindung einen hochauflösenden digitalen Pulsweitenmodulator und ein Verfahren zum Erzeugen eines hochaufgelösten pulsweitenmodulierten Signals zu schaffen, welcher zu verschiedenen externen Taktfrequenzen einsetzbar ist, robust gegenüber Schwankungen in der Betriebstemperatur, Versorgungsspannung oder Fertigungsparametern ist.

Erfindungsgemäß wird diese Aufgabe durch einen hochauflösenden digitalen Pulsweitenmodulator mit den Merkmalen des Patentanspruchs 1 sowie durch ein Verfahren zum Erzeugen eines hochaufgelösten pulsweitenmodulierten Signals mit den Verfahrensschritten nach Patentanspruch 21 gelöst.

Demgemäß ist ein hochauflösender digitaler Pulsweitenmodulator vorgesehen mit einer digitalen Pulsweitenmodulatoreinheit zum Empfangen eines Taktsignals, das eine Taktperiode T aufweist und zum Empfangen erster M Bits eines digitalen Steuersignals der Bitbreite P = M + N zur Erzeugung eines ersten pulsweitenmodulierten Zwischensignals dessen Pulsweite ein ganzes Vielfaches der Taktperiode T ist. Ferner weist der digitale Pulsweitenmodulator eine programmierbare Signalverzögerungsstrecke zum Verzögern des ersten Zwischensignals, um eine programmierbare Signalverzögerungszeit Δt in Abhängigkeit der zweiten N Bits des digitalen Steuersignals und zur Abgabe von mindestens einem zweiten pulsweitenmodulierten Zwischensignal auf, wobei die Signalverzögerungszeit Δt und die Taktperiode T des Taktsignals ein festes Verhältnis aufweisen. Zudem ist eine Logikschaltung zur logischen Verknüpfung der Zwischensignale und Ausgabe zu einem pulsweitenmodulierten Ausgangssignal vorgesehen.

Das erfindungsgemäße Verfahren zum Erzeugen eines hochaufgelösten pulsweitenmodulierten Signals weist die folgenden Verfahrensschritte auf:

a) Empfangen eines Taktsignals, das eine Taktperiode T aufweist;
b) Erzeugen eines ersten pulsweitenmodulierten Zwischensignals, dessen Pulsweite ein Vielfaches der Taktperiode T ist;
c) Bestimmen einer Signalverzögerungszeit Δt, so dass ein Vielfaches der Verzögerungszeit Δt gleich der Taktperiode T ist;
d) Erzeugen mindestens eines zweiten Zwischensignals durch Verzögern des ersten Zwischensignals, um die bestimmte Signalverzögerungszeit Δt.
e) Logisches Verknüpfen des ersten Zwischensignals mit dem zweiten Zwischensignal zum Erzeugen des pulsweitenmodulierten Ausgangsignals.

Die der vorliegenden Erfindung zugrunde liegende Idee besteht darin, dass ein pulsweitenmoduliertes Signal einer Pulsweitenmodulatoreinheit abgezweigt und derart verzögert wird, dass die maximale Verzögerungszeit exakt eine Taktperiode ist. Durch diese „Synchronisierung" bzw. Steuerung der Verzögerungszeit in Abhängigkeit von der Taktperiode des Taktsignal ist der erfindungsgemäße hochauflösende digitale Pulsweitenmodulator mit verschiedenen Taktfrequenzen betreibbar.

Die Auflösung der Pulsweitenmodulation ergibt sich aus der Differenz verschiedener Verzögerungszeiten der Signalverzögerungsstrecke, wobei jedoch die aus verschiedenen Verzögerungsstufen zusammengesetzte maximale Verzögerungszeit immer genau eine Taktperiode ist. Dies hat den Vorteil, dass auch Pulsweiten gesteuert werden können, die einen kleineren zeitlichen Abstand als eine Taktperiode aufweisen. Außerdem ist der hochauflösende digitale Pulsweitenmodulator durch den Synchronisierungs- bzw. Abgleichsmechanismus unempfindlich gegenüber fertigungsbedingten Schwankungen oder Temperaturänderungen, die die Verzögerungsstrecke beeinflussen.

In einer bevorzugten Ausführungsform ist die Logikschaltung ein Oder-Gatter oder ein Flip-Flop.

In einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Pulsweitenmodulators ist eine Steuerlogik vorgesehen, die das Taktsignal empfängt und mindestens ein Abgleichssignal bzw. ein Steuersignal an die Signalverzögerungsstrecke liefert. Vorteilhafterweise regelt die Steuerlogik anhand des Taktsignals die Verzögerungsstrecke derart, dass bei beliebigen Umständen, wie z.B. Temperaturveränderungen, Spannungsschwankungen oder Schwankungen des Taktes, das Verhältnis zwischen den Verzögerungszeiten und der Taktperiode T anliegenden Taktsignal immer fest ist.

Gemäß noch einer bevorzugten Ausführungsform des erfindungsgemäßen Pulsweitenmodulators weist die Signalverzögerungsstrecke steuerbare Verzögerungsstufen auf, die von dem Abgleichssignal bzw. Steuersignal gesteuert sind. Besonders vorteilhaft sind die Verzögerungsstufen derart gesteuert, dass ein ganzteiliges Vielfaches der Verzögerungszeit Δt mindestens einer Verzögerungsstufe gleich der Taktperiode T des Taktsignals ist oder aber, dass die Summe der Verzögerungszeiten der Verzögerungsstufen gleich der Periodendauer T des Taktsignals ist. Sind die Verzögerungsstufen gemäß dieser bevorzugten Ausführungsform gesteuert, weisen die Verzögerungszeiten und die Taktperiode T des Taktsignals immer dasselbe Verhältnis zueinander auf, und die Verzögerungszeiten können entsprechend der Verzögerungszeiten der Verzögerungsstufen in beliebigen Stufen angesteuert werden.

In noch einer besonders bevorzugten Ausführungsform sind die Verzögerungsstufen seriell geschaltet und die zweiten Zwischensignale zwischen den Verzögerungsstufen abgreifbar. Vorzugsweise weist die Signalverzögerungsstrecke zudem einen Multiplexer auf, der in Abhängigkeit von den zweiten N Bits des digitalen Steuersignals eines der zweiten Steuersignale an die Logikschaltung durchschaltet. Von außergewöhnlichem Vorteil ist es, wenn genau 2^N-1 Verzögerungsstufen vorgesehen sind, weil so der Darstellungsraum der N Bits bestmöglich in Verzögerungszeiten umgesetzt ist.

In einer bevorzugten Weiterbildung des erfindungsgemäßen Pulsweitenmodulators weist die Steuerlogik eine Delay Locked Loop auf. Darin sind vorzugsweise 2^N steuerbare in Serie geschaltete Verzögerungsstufen vorgesehen, die alle identisch aufgebaut sind. Ferner weist die Delay Locked Loop einen Phasendetektor auf, der das Taktsignal mit dem die Verzögerungsstufen der Delay Locked Loop durchlaufenen Taktsignal vergleicht und ein Vergleichsresultat an ein Filter ausgibt. Das bevorzugterweise digitale Filter liefert in vorteilhafterweise das Abgleichssignal bzw. Steuersignal an die Verzögerungsstufe der Delay Locked Loop und an die Verzögerungsstufen der Verzögerungsstrecke. Der Einsatz einer Delay Locked Loop hat den Vorteil, dass auf Standardbausteine zurückgegriffen werden kann und eine einfache Verschaltung gemäß dem Aufbau des erfindungsgemäßen hochauflösenden digitalen Pulsweitenmodulators möglich ist.

Die Erfindung wird nachfolgend anhand der in den schematischen Figuren der Zeichnung angegebenen Ausführungsbeispielen näher erläutert.

Es zeigt dabei:
1: Einen Pulsweitenmodulator nach dem Stand der Technik;
2: Takt-, Zwischen- und Ausgangssignal des erfindungsgemäßen Pulsweitenmodulators;
3: Blockschaltbild des erfindungsgemäßen Pulsweitenmodulators; und
4: Eine bevorzugte Ausführungsform des erfindungsgemäßen Pulsweitenmodulators.
In allen Figuren der Zeichnungen sind gleiche bzw. funktionsgleiche Elemente – sofern nichts anderes angegeben ist – mit gleichen Bezugszeichen versehen.
Die 2 zeigt ein Taktsignal clk mit der Taktperiode T und ein erstes pulsweitenmoduliertes Zwischensignal Z1, dessen Pulsweite ein Vielfaches der Taktperiode T ist. Erfindungsgemäß wird das erste Zwischensignal Z1 von einer Pulsweitenmodulatoreinheit D nach dem Stand der Technik geliefert. Weiterhin ist das zweite Zwischensignal Z2 angegeben, welches aus dem ersten Zwischensignal Z1, das um eine Verzögerungszeit Δt verzögert ist, hervorgeht. Die Verzögerungszeit Δt ist mit dem Taktsignal clk in diesem speziellen Fall derart gesteuert, dass die Verzögerungszeit Δt genau ein Viertel der Taktperiode T lautet. Durch logisches Verknüpfen der beiden Zwischensignale Z1 und Z2, beispielsweise mittels einem logischen Oder, wird das Ausgangssignal A erzeugt, welches eine ansteigende Flanke aufweist, die identisch mit der ansteigenden Flanke des ersten Zwischensignals Z1, und wobei die abfallende Flanke des Ausgangssignals A mit der abfallenden Flanke des zweiten Zwischensignals Z2 identisch ist.
Die 3 zeigt ein Blockschaltbild des erfindungsgemäßen hochauflösenden Pulsweitenmodulators 1, der einen ersten Eingang 2 zum Empfangen eines digitalen Steuersignals 3 der Bitbreite P = M + N und einen zweiten Eingang 4 zum Empfangen des Taktsignals clk aufweist. Es ist eine digitale Pulsweitenmodulatoreinheit D vorgesehen, die das Taktsignal clk empfängt sowie erste M Bits des digitalen Steuersignals 3. Die digitale Pulsweitenmodulatoreneinheit D liefert ausgangsseitig ein pulsweitenmoduliertes Zwischensignal Z1, welches von einer programmierbaren Verzögerungsstrecke 5 empfangen wird, um eine programmierbare Verzögerungszeit Δt verzögert wird und als zweites Zwischensignal Z2 bereit liegt. Die programmierbare Verzögerungsstrecke 5 empfängt auch zweite N Bits des digitalen Steuersignals CT und verzögert das erste Zwischensignal Z1 zu dem zweiten Zwischensignal Z2 abhängig von diesen N Bits. Weiterhin ist eine Steuerlogik 6 vorgesehen, die das Taktsignal clk empfängt und ein Abgleichsssignal 7 als Steuersignal an die programmierbare Signalverzögerungsstrecke 5 liefert. Ein Oder-Gatter 8 empfängt das erste Zwischensignal Z1 und das zweite Zwischensignal Z2 und verknüpft diese beiden Zwischensignale zum Ausgangssignal A, das an einem Ausgang 9 anliegt.
Die Steuerlogik 6 steuert über ein Steuersignal 7 die programmierbare Verzögerungsstrecke 5 so, dass die Verzögerungszeit Δt stufenweise bis zu einer Taktperiode T beträgt. Die zweiten N Bits des digitalen Steuersignals 3 steuern die programmierbare Verzögerungsstrecke 5 derart, dass gemäß der Bit-Kombination eine Verzögerungszeit Δt zwischen Null und maximal der Taktperiode T erzeugt wird.
Die 4 zeigt eine bevorzugte Ausführungsform des erfindungsgemäßen hochauflösenden digitalen Pulsweitenmodulators 1. Der hochauflösende digitale Pulsweitenmodulator 1 weist einen ersten Eingang 2 auf zum Empfang eines digitalen Steuersignals 3 der Bitbreite P = M + N, wobei die höchstwertigen M Bits als Steuersignal an eine digitale Pulsweitenmodulatoreinheit D geführt sind. Die niedrigstwertigen N Bits des digitalen Steuersignals 3 sind an eine programmierbare Signalverzögerungsstrecke 5 als Steuersignal geführt.
Ferner weist der erfindungsgemäße hochauflösende digitale Pulsweitenmodulator 1 einen zweiten Eingang 4 zum Empfangen eines Taktsignals clk auf, welches an die digitale Pulsweitenmodulatoreinheit D und an eine Delay Locked Loop (DLL) 61 geführt ist. Die DLL 61 dient als Steuerlogik für die pro grammierbare Verzögerungsstrecke 5 und gibt an diese ein Steuersignal 7 aus.
Die digitale Pulsweitenmodulatoreinheit D liefert gemäß den ersten M Bits des digitalen Steuersignals 3 ein pulsweitenmoduliertes Zwischensignal Z1, welches an einen Eingang 10 der programmierbaren Verzögerungsstrecke 5 geführt ist. Die programmierbare Verzögerungsstrecke 5 liefert an einem Ausgang 11 ein zweites Zwischensignal Z2, welches gegenüber dem von der digitalen Pulsweitenmodulatoreinheit D gelieferten ersten Zwischensignals Z1 um eine bestimmte Verzögerungszeit Δt verzögert ist.
Die beiden Zwischensignale Z1, Z2, werden mittels eines Oder-Gatters 8 logisch zu einem Pulsweitenmodulierten Ausgangssignal A verknüpft, welches an einem Ausgang 9 des erfindungsgemäßen hochauflösenden digitalen Pulsweitenmodulators 1 anliegt.
Die programmierbare Verzögerungsstrecke 5 weist einen Multiplexer 12 mit sieben Eingängen 21 – 27 auf, wobei zwischen dem Eingang 10 der programmierbaren Verzögerungsstrecke 5 und einem ersten Eingang 27 des Multiplexers 12 sieben VerzögerungsstuFen 31 – 37 in Reihe geschaltet sind. Zwischen den Verzögerungsstufen 31 – 37 sind Knoten vorgesehen, die über Leitungen an die übrigen sechs Eingänge 21 – 26 des Multiplexers geschaltet sind. Der Multiplexer 12 schaltet gemäß der niedrigstwertigen N Bits des digitalen Steuersignals 3 eines der an seinen Eingängen 21 – 27 vorliegende Signal als zweites Zwischensignal Z2 an den Ausgang 11 der programmierbaren Verzögerungsstrecke 5 durch.
Die steuerbaren Verzögerungsstufen 31 – 37 sind von einem Abgleichssignal 7, das von der Delay Locked Loop 61 geliefert ist, gesteuert.
Die Delay Locked Loop 6 weist acht gleiche steuerbare Verzögerungsstufen 41 – 48 auf, die zwischen einem ersten Eingang 14 eines Phasendetektors 13 in Reihe geschaltet sind. Der Phasendetektor 13 der DLL 61 vergleicht das alle Verzögerungsstufen 41 – 48 durchlaufende Taktsignal Z3 mit dem unverzögerten Taktsignal clk, welches an einem zweiten Eingang 15 des Phasendetektors 13 anliegt, und liefert ein Vergleichsresultat Z4 an einem Ausgang 16. Das Ausgangssignal Z4 des Phasendetektors 13 ist an einen Zähler 17 geführt, welcher ein analoges Abgleichssignal 7 in einer Regelschleife an die Verzögerungsstufen 41 – 48 der Delay Locked Loop 6 zurückliefert.
Außerdem ist das Abgleichssignal 7 an die Verzögerungsstufen 31 – 37 der programmierbaren Verzögerungsstrecke 5 gekoppelt. Die Verzögerungsstufen 31 – 37, 41 – 48 der programmierbaren Verzögerungsstrecke 5 bzw. der Delay Locked Loop 61 sind identisch ausgeführt, z.B. als steuerbare Inverter, deren Verzögerungszeit durch eine Steuerspannung eingestellt wird. In der vorliegenden Ausführungsform des hochauflösenden digitalen Pulsweitenmodulators 1 dient das von der Delay Locked Loop 61 gelieferte Abgleichssignal 7 als Steuersignal für die steuerbaren Verzögerungsstufen 31 – 37, 41 – 48.
Die Verzögerungszeiten der programmierbaren Verzögerungsstrecke 5 sind mit dem Taktsignal clk derart gesteuert bzw. abgeglichen, dass ein ganzzahliges Vielfache der Verzögerungszeit Δt einer Verzögerungsstufe 31 – 37, 41 – 48 gleich der Taktperiode T des Taktsignals clk ist. Bei der vorliegenden Ausführungsform sind in der Delay Locked Loop 61 acht Verzögerungsstufen 41 – 48 vorgesehen, durch die das Signal clk läuft und als Zwischensignal Z3 an den Phasendetektor 13 geführt ist, der solange ein Signal Z4 an den Addierer 17 liefert, bis das verzögerte Taktsignal Z3 und das Taktsignal clk in Phase vorliegen. Solange keine Phasenübereinstimmung vorliegt, liefert der Addierer 7 ein ansteigendes Abgleichssignal 7 an die Verzögerungsstufen 41 – 48, wodurch deren Verzö gerungszeiten Δt verändert werden. Ist eine Phasenübereinstimmung zwischen Taktsignal clk und dem Zwischensignal Z3 erreicht, blockiert die DLL 61 den Wert des Abgleichssignals 7 und somit die Verzögerungszeiten der Verzögerungsstufen 31 – 37, 41 – 48. Alle Verzögerungsstufen 31 – 37, 41 – 48 der programmierbaren Verzögerungsstrecke 5 und der DLL 61 sind nun so eingestellt, dass ein ganzzahliges Vielfache der Verzögerungszeit Δt einer Verzögerungsstufe 31 – 37, 41 – 48 genau gleich der Taktperiode T des Taktsignals clk ist.
In der vorliegenden bevorzugten Ausführungsform sind N = 3 Bits zum Ansteuern des Multiplexers 12 der programmierbaren Verzögerungsstrecke 5 vorgesehen. Die Pulsweitenmodulation ist somit in Achtelschritten der Taktperiode T des Taktsignals clk möglich. Diese hochaufgelöste Pulsweitenmodulation ist unabhängig von der Frequenz des Taktsignals clk, weil die als Steuerlogik eingesetzte Delay Locked Loop 61 die Verzögerungszeiten Δt der in der programmierbaren Verzögerungsstrecke 5 eingesetzten identischen Verzögerungsstufen 31 – 37 automatisch anpasst.
Obgleich die vorliegende Erfindung vorstehend anhand eines bevorzugten Ausführungsbeispiels ausgeführt wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modifizierbar.
Die Erfindung ist nicht auf den in der vorstehenden 4 dargestellten speziellen Aufbau der Delay Locked Loop 61 oder der steuerbaren Verzögerungsstufen 31 – 37, 41 – 48 beschränkt.
Die dem Abgleich der Verzögerungsstufen dienende Steuerlogik 61 kann auch auf alternative Art und Weise ausgeführt sein, beispielsweise als Phasenregelkreis, ohne dass vom grundlegenden Prinzip des automatischen Abgleichs mit dem nichtverzögerten Taktsignal clk abgewichen wird.
Insbesondere kann die programmierbare Verzögerungsstrecke eine Registerkette beispielsweise aus Flip-Flops aufweisen, die von einem oder mehreren Synchronisierungssignalen gesteuert sind, wobei die Synchronisierungs- bzw. Abgleichssignale von einem Phasenregelkreis erzeugt ist. Dabei durchläuft das externe Taktsignal den Phasenregelkreis, dessen interne Synchronisierungssignale auch an die Registerkette geführt sind.
Das Zusammenführen des verzögerten bzw. phasenverschobenen Taktsignals mit dem ursprünglichen Taktsignal kann auf vielfältige Weise realisiert sein, beispielsweise mit einem rücksetzbaren Flip-Flop.
Insbesondere ist die Aufspaltung in höchstwertige und niedrigstwertige Bits des P = N + M Bit breiten Steuersignals 3 zum Ansteuern verschiedener Verzögerungszeiten zur Pulsweiteneinstellung auch alternativ kodierbar.
Der erfindungsgemäße Pulsweitenmodulator ist jedoch immer bei verschiedenen Taktfrequenzen einsetzbar und robust gegenüber Schwankungen in der Betriebstemperatur, Versorgungsspannung oder Fertigungsparametern.

clk: Taktsignal
P, M, N: Steuerbits
Z: Zähler
D: digitale Pulsweitenmodulatoreinheit
K1, K2: Komparatoren
R, S: Set-, Reset-Eingang
FF: Flip-Flop
Z1 – Z4: Zwischensignale
A: pulsweitenmoduliertes Ausgangssignal
T: Taktperiode
Δt: Verzögerungszeit
1: hochauflösender Pulsweitenmodulator
3: digitales Steuersignal
5: programmierbare Verzögerungsstrecke
6: Steuerlogik
7: Abgleichssignal
8: Logikschaltung
12: Multiplexer
13: Phasendetektor
17: Filter
2, 4, 10, 14, 15, 21, 27: Eingänge
s9, 11, 16: Ausgänge
31 – 37, 41 – 48: Verzögerungsstufen
61: Delay
Locked: Loop

Claims

Hochauflösender digitaler Pulsweitenmodulator (1) mit: (a) einer digitalen Pulsweitenmodulator-Einheit (D) zum Empfang eines Taktsignals (clk), das eine Taktperiode T aufweist, und zum Empfang von ersten M Bits eines digitalen Steuersignals (3) der Bitbreite P = M + N zur Erzeugung eines ersten pulsweitenmodulierten Zwischensignals (Z1), dessen Pulsweite ein ganzes Vielfaches der Taktperiode T ist; (b) einer programmierbaren Signalverzögerungsstrecke (5) zum Verzögern des ersten Zwischensignals (Z1) um eine programmierbare Signalverzögerungszeit Δt in Abhängigkeit von zweiten N Bits des digitalen Steuersignals (3) und zur Abgabe von mindestens einem zweiten pulsweitenmodulierten Zwischensignal (Z2), wobei die Signalverzögerungszeit Δt und die Taktperiode T des Taktsignals (clk) ein festes Verhältnis aufweisen; und mit (c) einer Logikschaltung (8) zur logischen Verknüpfung der Zwischensignale (Z1, Z2) zu einem pulsweitenmodulierten Ausgangssignal (A).
Pulsweitenmodulator (1) nach Anspruch 1, dadurch gekennzeichnet, dass die Logikschaltung (8) ein ODER-Gatter ist.
Pulsweitenmodulator (1) nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass eine Steuerlogik (6) vorgesehen ist, die das Taktsignal (clk) empfängt und mindestens ein Abgleichssignal (7) als Steuersignal an die Signalverzögerungsstrecke (5) liefert.
Pulsweitenmodulator (1) nach einem der Ansprüche 1 – 3, dadurch gekennzeichnet, dass die Signalverzögerungsstrecke (5) steuerbare Verzögerungsstufen (31 – 37) aufweist.
Pulsweitenmodulator (HPWM) nach Anspruch 4, dadurch gekennzeichnet, dass das Abgleichssignal (7) die steuerbaren Verzögerungsstufen (31 – 37) steuert.
Pulsweitenmodulator (1) nach einem der Ansprüche 4 oder 5, dadurch gekennzeichnet, dass ein ganzzahliges Vielfaches der Signalverzögerungszeit Δt von mindestens einer der Verzögerungsstufen (31 – 37) gleich der Taktperiode T des Taktsignals (clk) ist.
Pulsweitenmodulator (1) nach einem der Ansprüche 4 oder 5, dadurch gekennzeichnet, dass die Summe der Signalverzögerungszeiten Δt der Verzögerungsstufen (31 – 37) gleich der Periodendauer T des Taktsignals (clk) ist.
Pulsweitenmodulator (1) nach einem der Ansprüche 4 – 7, dadurch gekennzeichnet, dass die Verzögerungsstufen (31 – 37) seriell verschaltet sind und zwischen den Verzögerungsstufen (31 – 37) die zweiten Zwischensignale (Z2) abgreifbar sind.
Pulsweitenmodulator (1) nach Anspruch 8, dadurch gekennzeichnet, dass die Signalverzögerungsstrecke (5) einen Multiplexer (12) aufweist, der in Abhängigkeit von den zweiten N Bits des digitalen Steuersignals (3) eines der zweiten Zwischensignale (Z2) an die Logikschaltung (8) durchschaltet.
Pulsweitenmodulator (1) nach einem der Ansprüche 4 – 9, dadurch gekennzeichnet, dass genau 2^N-1 Verzögerungsstufen (31 – 37) vorgesehen sind.
Pulsweitenmodulator (1) nach einem der Ansprüche 2 – 10, dadurch gekennzeichnet, dass die Steuerlogik (6) eine Delay Locked Loop (61) aufweist.
Pulsweitenmodulator (1) nach Anspruch 11, dadurch gekennzeichnet, dass die Delay Locked Loop (61) 2^N steuerbare, in Serie geschaltete Verzögerungsstufen (41 – 48) aufweist.
Pulsweitenmodulator (1) nach einem der Ansprüche 4 – 12, dadurch gekennzeichnet, dass alle Verzögerungsstufen (31 – 37, 41 – 48) identisch aufgebaut sind.
Pulsweitenmodulator (1) nach einem der Ansprüche 12 oder 13, dadurch gekennzeichnet, dass die Delay Locked Loop (61) einen Phasendetektor (16) aufweist, der das Taktsignal (clk) mit dem alle Verzögerungsstufen (41 – 48) der Delay Locked Loop (61) durchlaufenen Taktsignal (Z3) vergleicht und ein Vergleichsresultat (Z4) ausgibt.
Pulsweitenmodulator (1) nach Anspruch 14, dadurch gekennzeichnet, dass ein digitales Filter (17) vorgesehen ist, dass das Vergleichsresultat (Z4) filtert und das Abgleichssignal (7) an die Verzögerungsstufen (41 – 48) der Delay Locked Loop (61) liefert.
Pulsweitenmodulator (1) nach Anspruch 15, dadurch gekennzeichnet, dass das Filter (17) ein Zähler ist.
Pulsweitenmodulator (1) nach einem der Ansprüche 2 – 10, dadurch gekennzeichnet, dass die Steuerlogik (6) einen Phasenregelkreis (PLL = Phase Locked Loop) aufweist.
Pulsweitenmodulator (1) nach einem der Ansprüche 2 – 17, dadurch gekennzeichnet, dass die Verzögerungsstufen (31 – 37, 41 – 48) steuerbare Inverterketten aufweisen.
Pulsweitenmodulator (1) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Pulsweitenmodulator (1) vollständig digital ausgeführt ist.
Pulsweitenmodulator (1) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Pulsweitenmodulator (1) integriert ausgeführt ist.
Verfahren zum Erzeugen eines hochaufgelösten pulsweitenmodulierten Signals (A), mit den folgenden Verfahrensschritten: (a) Empfangen eines Taktsignals (clk), das eine Taktperiode T aufweist; (b) Erzeugen eines ersten pulsweitenmodulierten Zwischensignals (Z1) dessen Pulsweite ein Vielfaches der Taktperiode T ist; (c) Bestimmen einer Signalverzögerungszeit Δt, so dass ein Vielfaches der Verzögerungszeit Δt gleich der Taktperiode T ist; (d) Erzeugen mindestens eines zweiten Zwischensignals (Z2) durch Verzögern des ersten Zwischensignals (Z1) um die Signalverzögerungszeit Δt; (e) Logisches Verknüpfen des ersten Zwischensignals (Z1) mit dem zweiten Zwischensignal (Z2) zum Erzeugen des pulsweitenmodulierten Signals (A).