DE69926320T2

DE69926320T2 - Durch digitale wörter abgestimmte frequenzsyntheseschaltung

Info

Publication number: DE69926320T2
Application number: DE69926320T
Authority: DE
Inventors: Alain Vergnes; Didier Valenti
Original assignee: Atmel Corp
Current assignee: Atmel Corp
Priority date: 1998-01-21
Filing date: 1999-01-14
Publication date: 2006-04-20
Anticipated expiration: 2019-01-15
Also published as: CN1127200C; KR20010005533A; EP0988691A1; JP2001515695A; WO1999038252A1; US5977805A; DE69926320D1; EP0988691B1; NO994201L; NO994201D0; TW510084B; MY114617A; EP0988691A4; CA2284842A1; CN1256023A; HK1025685A1

Description

TECHNISCHES GEBIET
Die Erfindung betrifft Frequenzsynthesizer und insbesondere einen direkten digitalen Frequenzsynthesizer.
STAND DER TECHNIK
In einem Dokument mit dem Titel "A 150-MHz Direct Digital Frequency Synthesizer in 1.25-μm CMOS with – 90 -dBc Spurious Performance" von H. T. Nicholas et al. in IEEE Journal of Solid-State Circuits, Band 26, Nr. 12, Dez. 1991, erklären die Autoren, dass viele direkten digitalen Frequenzsynthesizer die Modulo-2^K-Überlaufeigenschaft eines K-Bit-Wort-Akkumulators verwenden, um das Phasenargument einer erzeugten Ausgangswelle zu erzeugen. Aufeinander folgende Worte des Akkumulators können in aufeinander folgende Phasenwerte für eine erzeugte Ausgangswelle abgebildet werden.
Im US-Pat. Nr. 5 656 958 verwenden P. Albert et al. eine Variation des vorstehend beschriebenen Akkumulatorverfahrens in einer Frequenzsynthesevorrichtung zur Verwendung bei digitalen Datenübertragungen, bei denen die Trägerfrequenz mit großer Genauigkeit hergestellt werden soll. Das Patent offenbart einen Schaltkreis, der einen Phasenregelkreis verwendet, um ein eingehendes Datensignal zu verarbeiten. Ein Akkumulatorschaltkreis empfängt ein digitales Wort von einer Quelle. Eine variable Teilerschaltung verarbeitet Akkumulator-Ausgangssignale, um die Phase des lokalen Takts auf der Basis des Inhalts des digitalen Worts einzustellen. Kontinuierliche Änderungen der Phase des lokalen Takts verursachen Änderungen der Ausgangsfrequenz.
Der von P. Albert et al. offenbarte Schaltkreis ist für eine Situation nützlich, bei der ein digitaler Kanal einen Unterkanal oder Schlitz enthält, in dem eine Phaseninformation des Takts mit einem digitalen Wort codiert wird. Bei der MPEG- (Motion Picture Expert's Group) Datenübertragung gibt es beispielsweise einen Unterkanal, der als Systemtaktreferenz (SCR) bekannt ist, die mindestens so häufig wie alle 0,7 Sekunden durch den MPEG-Codierer übertragen wird. Das SCR-Signal muss empfangen, decodiert und zu den Audio- und Videodecodierern gesandt werden, um die internen Takte zu aktualisieren. Der Unterkanal kann verwendet werden, um eine Zahl zur Verwendung in einem Frequenzsynthesizer zu codieren.
Phasenregelkreise sind gut bekannte Schaltkreise zum Synchronisieren der Phase eines Taktsignals. Ein Phasenregelkreis kann den Jitter, d.h. Kurzzeitschwankungen der signifikanten Flanken eines digitalen Signals, der im Übertragungskanal vorkommt, aufheben. Solche Taktwiederherstellungsschaltkreise sind im US-Pat. Nr. 4 241 308, A. Lovelace et al., beschrieben.
Der digitale Frequenzsynthesizer von US 5 493 243 ist dazu ausgelegt, den Phasenjitter eines eingehenden Signals zu minimieren. Ein PLL zweiter Ordnung wird im Synthesizer verwendet. In einer Rückkopplungsschleife wird das Ausgangssignal eines VCO mit einem eingegebenen Hauptsignal synchronisiert. Das Ausgangssignal des VCO umfasst 16 Signale, die zueinander phasenverschoben sind. In einem Kommutator wird eines der phasenverschobenen VCO-Signale über Steuersignale ausgewählt, wobei die Steuersignale wiederum durch eine zweite Rückkopplungsschleife unter Verwendung des Ausgangssignals des Kommutators, eines Frequenzauswahlsignals und eines Zählers eingestellt werden.
Die Signalerzeugungsschaltung von EP 0 322 743 A2 weist einen Integrator und eine Schwellenpegel-Erfassungsschaltung auf, die mit dem komplexen aktuellen Äquivalent eines Werts betrieben werden, der nicht direkt mit der Oszillatorfrequenz f in Beziehung steht, während ein "grobes" Auslösesignal von einer Eingabewortumformungsschaltung in Verbindung mit einem Vergleicher geliefert wird. Die "Fein"-Einstellung der Phase wird durch separates Liefern der Phase an einem Eingang "n" auf einer separaten Eingangsleitung durchgeführt.
Eine Aufgabe der Erfindung bestand darin, eine Frequenz nahe einer Bezugsfrequenz unter Verwendung von digitalen Verfahren mit hoher Stabilität und geringem Jitter zu synthetisieren. Eine weitere Aufgabe besteht darin, die letzte Stufe eines Phasenregelkreises, nämlich einen numerisch gesteuerten Oszillator, bereitzustellen.
Die Erfindung ist in Anspruch 1 definiert. Spezielle Ausführungsbeispiele sind in den abhängigen Ansprüchen dargelegt.
ZUSAMMENFASSUNG DER ERFINDUNG
Die obige Aufgabe wurde mit einer Frequenzsyntheseschaltung gelöst. Ein Ausführungsbeispiel zeichnet sich durch eine abstimmbare Verzögerungsleitung in Kombination mit einem Modulo-Akkumulator aus. Die Abstimmung wird in Bezug auf eine stabile Bezugsfrequenz, die durch einen lokalen Oszillator erzeugt wird, über einen einzigen Taktzyklus erreicht. Ein digitales Wort legt den Ausgangsfrequenzwert fest. Das digitale Eingabewort wird einem Akkumulator zugeführt, dessen Wert periodisch eine Schwelle erreicht. Diese Periode hängt vom digitalen Eingabewortwert ab. Dieser Akkumulator läuft natürlich über. In dieser Patentanmeldung werden der Akkumulatorunterlauf und -überlauf beide "Überlauf" genannt. Das exakte Ausmaß an Verzögerung entsprechend dem Phasenverzögerungssignal wird durch eine Vielzahl von Pufferzellen geliefert, von denen jede die Eingangslastfaktorkapazität der nächsten Verzögerungszelleneinheit und auch die Verbindungsdrahtkapazität, die als Hauptverzögerungselement wirkt, ansteuert. Ein Steuerstift für jeden Puffer dient als Pufferstärken-Ansteuermodulator, der ermöglicht, dass die von der Last abhängige Verzögerung variabel ist. Der Steuerstift wird durch eine Ladungspumpe mit einem Tastverhältnis angesteuert, das mit dem Beginn und Ende eines einzigen Taktzyklus des lokalen Oszillators verbunden ist, um sicherzustellen, dass das Gesamtausmaß an Verzögerung innerhalb eines Taktzyklus gehalten wird. Das Gesamtausmaß an Verzögerung wird einem Multiplexer zugeführt, der ein eingehendes digitales Wort durch Verschieben des Frequenzsignals des lokalen Oszillators um eine Phasenverzögerungseinheit jedes Mal, wenn ein neues Inkrement am Integrator (Zähler) vorkommt, der sich direkt vor dem Multiplexer befindet, verarbeitet. Dieser Zähler zählt jedes Mal, wenn der erste Integrator die Schwelle erreicht, selbst wenn das digitale Eingabewort fest ist.
Ein eingehendes digitales Wort wird zuerst durch einen Umformungsschaltkreis geleitet, der aus einem Integrator und einem Schwellenschaltkreis besteht. Die Umformungsschaltung ist mit einem Zähler verbunden, der als Akkumulator dient, welcher die aufeinander folgenden Multiplexer-Auswahlwerte definiert. Dieser würde eine Reihe von Kristalloszillatorperioden-Rechteckwellenformen, gefolgt von einer Kristalloszillatorperiode plus oder minus (Aufwärtszählung oder Abwärtszählung oder umgekehrte Phasenverzögerungsreihenfolge am Eingang des Multiplexers) der Phasenverzögerungseinheit erzeugen. Diese letzte Periode hängt vom digitalen Eingabewortwert ab. Der Umformungsschaltkreis und der Zähler werden durch das Ausgangssignal des Multiplexers getaktet, so dass das nächste Datenwort nicht eingeleitet oder durch den Zähler geleitet wird, bis das vorherige Wort verarbeitet ist.
Somit verwendet die vorliegende Erfindung zwei Rückkopplungsschaltkreise. Ein erster Rückkopplungsschaltkreis stellt sicher, dass das Gesamtausmaß an Verzögerung innerhalb einer Periode stattfindet, und die zweite Rückkopplungsschleife, die denselben Oszillator verwendet wie der erste Schaltkreis, synchronisiert den Eingangsumformungsschaltkreis und den Zähler mit dem Multiplexerausgangssignal. Der zweite Rückkopplungsschaltkreis beinhaltet insgesamt den ersten Rückkopplungsschaltkreis.
Ein zweites Ausführungsbeispiel verwendet keine realen Verzögerungsleitungen. Im zweiten Ausführungsbeispiel wird die Bezugsfrequenz eines lokalen Oszillators multipliziert und zwei Schieberegistern in einer Phasenumkehrbeziehung zugeführt, wobei versetzte Phasen die Bezugsfrequenz auf dieselbe Weise wie die mehreren Verzögerungen des ersten Ausführungsbeispiels unterteilen. Wiederum wird ein digitales Eingabewort durch einen Akkumulator gesandt, dessen Überlaufsignal, nachdem es integriert ist, einen Multiplexer adressiert, um eine geeignete Phasenverzögerung für den lokalen Oszillator auszuwählen, was eine geringfügige Änderung der Frequenz verursacht. Der Prozess wird schnell mit anderen digitalen Worten der Reihe nach wiederholt, wodurch eine neue Ausgangsfrequenz oder neue Ausgangsfrequenzen festgelegt werden.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1 ist ein Blockdiagramm eines ersten Ausführungsbeispiels des Frequenzsyntheseschaltkreises der vorliegenden Erfindung.
2A ist ein Ablaufdiagramm eines linearisierten Werts als Funktion der Zeit als Ausgangssignal des Eingangsintegrators in dem Frequenzsyntheseschaltkreis von 1, wobei ein Schwellenpegel überlagert ist.
2B ist ein Ablaufdiagramm einer Ausgangswellenform aus dem Schaltkreis von 1, welches ein synthetisiertes Frequenzsignal darstellt.
2C ist ein Ablaufdiagramm eines wiedergewonnenen Datenworts in dem Schaltkreis von 1.
2D ist ein Ablaufdiagramm von Datenhüllkurven für wiedergewonnene Datenwortbits in dem Schaltkreis von 1.
2E–2G sind Ablaufdiagramme von Verzögerungsleitungs-Ausgangssignalen.
3 ist ein Blockdiagramm einer Verzögerungsleitung, die im Schaltkreis von 1 verwendet wird.
4 ist ein Schaltplan einer Pufferschaltung, die in der Verzögerungsleitung von 2 verwendet wird.
5 ist ein Schaltplan einer Ladungspumpe, die in dem Schaltkreis von 1 verwendet wird.
6 ist ein Schaltplan eines Phasenregelkreises, der den Frequenzsyntheseschaltkreis von 1 als numerisch gesteuerten Oszillator verwendet.
7 ist ein Schaltplan eines zweiten Ausführungsbeispiels des Frequenzsyntheseschaltkreises der vorliegenden Erfindung.
8 ist ein Schaltplan von doppelten Schieberegistern, die in dem Schaltkreis von 7 verwendet werden.
8A ist ein Ablaufdiagramm einer Hochfrequenz-Taktwellenform, die im Schaltkreis von 7 verwendet wird.
8B ist ein Ablaufplan für einen Dividierer, der im Schaltkreis von 7 verwendet wird.
8C–8F sind Ablaufdiagramme für Schieberegister-Eingangssignale in die doppelten Schieberegister im Schaltkreis von 7.
9A–9C sind Ablaufdiagramme für Schieberegister-Ausgangssignale aus den Schieberegistern im Schaltkreis von 7.
9D ist ein Ablaufdiagramm von Datenhüllkurven, die im Schaltkreis von 7 wiedergewonnen werden.
9E ist ein Ablaufdiagramm einer Ausgangswellenform aus dem Schaltkreis von 7, das ein synthetisiertes Frequenzsignal darstellt.
BESTE ART ZUR AUSFÜHRUNG DER ERFINDUNG
Mit Bezug auf 1 weist das erste Ausführungsbeispiel des Frequenzsyntheseschaltkreises der vorliegenden Erfindung eine Eingangsleitung 11 auf, die ein übertragenes Signal empfängt, das ein digitales Wort darstellt, das den wert der gewünschten Ausgangsfrequenz angibt. Der Frequenzsyntheseschaltkreis der vorliegenden Erfindung kann eine gewünschte Frequenz in einem sehr schmalen Bereich herstellen, der um eine nominale oder Bezugsfrequenz eines lokalen Oszillators 37 zentriert ist, die gewöhnlich einer System- oder Datenfrequenz entspricht.
Die Eingangsleitung 11 speist den Integrator 13, der ein Teil eines Umformungsnetzwerks 15 ist. Vom Integrator wird das eingehende Signal einem Schwellenschaltkreis 14 zugeführt, der auf einen hohen Pegel schaltet, wenn das Eingangssignal über einem vordefinierten Pegel liegt.
2A zeigt integrierte Bits eines Datenworts. Die Linie 12, eine linearisierte Kurve des Integratorausgangssignals, stellt ein digitales eingegebenes Wort dar, das von der synthetisierten Ausgangsfrequenzwellenform eingetaktet wird. Der erste Integrator 13 in 1 erzeugt die Rampe 12 für eine Dauer, die durch den digitalen Eingabewortwert festgelegt ist, was den Steigungskoeffizienten angibt, der die Überlaufperiode beinhaltet, die in 2B gezeigt ist, von der Leitung 30 entnommen, welche von der Ausgangsfrequenz auf der Leitung 35 vom Multiplexer 33 stammt. Der Schwellenschaltkreis 14 stellt einen digitalen Pegel her, der durch die Linie 16 in 2A angegeben ist. Der Schwellenschaltkreis 14 wird verwendet, um einen Zeitschlitz festzulegen, um ein neues Phasenverzögerungssignal auszuwählen. Wenn das Rampensignal 12 die Schwelle 16 kreuzt, wird ein in 2C gezeigter Ausgangsimpuls 18 erzeugt. Der Impuls stellt eine einfache Freigabe für einen Zähler dar, der diese eingehenden Impulse integriert, um ein neues um eine Phasenverzögerungseinheit verschobenes Signal auszuwählen. Der Zählmodus ist kein dezimaler (d.h. 0, 1, 2, 3, ...), sondern ist ein Ein-Bit-Umschaltmodus, beispielsweise ein Gray-Code-Zähler oder ein reflektierter Binärcode, bei dem sich nur ein Bit pro aufeinander folgendem Zählwert ändert.
Diese Art und Weise der Zählung vermeidet das parasitäre Umschalten eines Dezimalzählers. In einem Zwei-Bit-Dezimalzähler kann man Probleme erfahren, beispielsweise wenn von 1 auf 2 umgeschaltet wird, da die zwei Flip-Flop-Ausgänge nicht mit demselben Kondensator aufgeladen werden. Wenn man diesen Wert zum Multiplexer sendet, erscheinen die Probleme am Multiplexerausgang. Ein Ein-Bit-Umschaltzähler erzeugt diese Phänomene nicht. Dann ist die Reihe von binären äquivalenten Werten folgendermaßen: 0, 1, 3, 2, 6, 7, 5, 4 für einen 3-Bit-Zähler in Übereinstimmung mit der folgenden Tabelle.

Gray-Code Binäres Äquivalent

(Zähler) (Multiplexer-Verzögerungseingang)

000 000

001 001

011 010

010 011

110 100

111 101

101 110

100 111
Das Phasenverzögerungsausmaß von Signalen muss natürlich in einer korrekten Reihenfolge mit dem Multiplexer verbunden sein, damit es korrekt aussortiert wird, wenn der Gray-Code-Zähler ansteigt. Mit anderen Worten, das neue ausgewählte Signal muss um eine Phasenverzögerungseinheit im Vergleich zum vorherigen verschoben werden. S1 muss beispielsweise mit dem Eingang 1 des Mux verbunden werden, S2 muss mit dem Eingang 2 verbunden werden, S3 muss mit dem Eingang 4, nicht dem Eingang 3 verbunden werden und S4 muss mit dem Eingang 3 des Mux verbunden werden. Wenn der Zähler gleich 0 ist, dann wird der Eingang 1 (S1) ausgewählt. Wenn ein Impuls auftritt, steigt er auf 1 an, dann wird der Eingang 2 (S2) ausgewählt (S2 = S1 + Einheitsphasenverzögerung). Wenn ein neuer Impuls auftritt, erreicht der Zähler 3, dann wird der Eingang 4 ausgewählt. Der Eingang 4 wird mit S3 (S3 = S2 + Einheitsphasenverzögerung) verbunden und so weiter. Aus einem funktionalen Gesichtspunkt erzeugt der Zähler eine Variable (den Zählerwert), die alle Phasenverzögerungssignale in der korrekten Reihenfolge auswählen kann, d.h. jedes neue Signal ist die Phasenverzögerungseinheit, relativ zum vorherigen Signal verschoben.
Die vom Multiplexer 33 empfangene Adresse identifiziert das nächste von einer Verzögerungsleitung auszuwählende Phasenverzögerungssignal. Wenn das Verzögerungssignal empfangen wird, gibt der Multiplexer 33 ein Frequenzsignal auf der Leitung 35 aus, das in 2B dargestellt ist. Wenn man zu 1 zurückkehrt, wird dieses Ausgangssignal zum Integrator 13 zurückgeführt, um das nächste Eingabewort einzutakten, und dem Akkumulator 17 zugeführt, um die nächste Adresse dem Multiplexer 33 zuzuführen.
Der lokale Oszillator 37 wird sehr nahe auf die nominale Frequenz, aber nicht exakt auf die nominale Frequenz eingestellt. Der Oszillator ist vorzugsweise ein kristallgesteuerter Oszillator mit hoher Genauigkeit und Stabilität. Der Oszillator überträgt ein Signal zur Verzögerungsleitung 41, die eine Vielzahl von Verzögerungsabgriffen in inkremental ansteigenden Verzögerungseinheitsintervallen S1, S2, ..., SN aufweist, die einen Taktzyklus des lokalen Oszillators umfassen. Alle Verzögerungsabgriffe speisen den Multiplexer 33, so dass eine geeignete Verzögerung durch das Adressensignal, das dem Multiplexer entlang der Leitung 31 zugeführt wird, aufgerufen werden kann.
In einem Ausführungsbeispiel umfasst die Verzögerungsleitung eine Reihe von Pufferschaltkreisen, die jeweils einem Ladekondensator gleichen Werts, der nachstehend beschrieben wird, zugeordnet sind. Das Ausmaß an Verzögerung wird durch eine Ladungspumpe 43 hergestellt oder abgestimmt, die durch ein S-R-Flip-Flop-Register 45 angesteuert wird. Dieses Register wird durch ein Signal von der höchsten Verzögerungseinheit gesetzt und durch ein Signal von der niedrigsten Verzögerungseinheit zurückgesetzt. Die Ladungspumpe weist Aufwärts/Abwärts-Eingänge vom S-R-Register auf. Auf diese Weise wird die Verzögerung auf den Bezugstaktzyklus abgestimmt.
2E zeigt eine Wellenform mit einer Verzögerung von Null, die das Signal vom lokalen Oszillator 37 darstellt, das entlang der Linie 39 entnommen wird. 2F stellt ein Signal mit einer Verzögerungseinheit Δt dar, wobei Δt ein festgelegtes Ausmaß an fitter auf eine eindeutige Weise auflöst. Aufeinander folgende Verzögerungsausmaße existieren bis zum maximalen Verzögerungsausmaß, das in 2G gezeigt ist und das N Verzögerungseinheiten darstellt, ein Signal, das mit dem Signal mit der Verzögerung Null von 2B phasengleich ist. Das Ausgangssignal der letzten Verzögerungszelle und das Signal, das aus dem lokalen Oszillator stammt, werden zu einem Phasenvergleicher gesandt, der die Phasendifferenz zwischen den zwei Signalen liefert. Die Differenz ist gleich Null, wie gezeigt, wenn die zwei Signale phasengleich sind. Dies bedeutet, dass das letzte Ausgangssignal, SN, um die Periode des Bezugssignals, d.h. die Periode des lokalen Oszillators, verzögert ist. Die minimale Anzahl von Verzögerungseinheiten oder Verzögerungszellen ist eine Funktion des maximalen Spitzen-Spitzen-Jitter, der aufgelöst werden soll, d.h. Δt. Die Anzahl von Zellen ist durch die folgende Formel gegeben: N (Anzahl von Zellen) = (T_ref/Δt) + 1 wobei T-ref gleich der Periode des lokalen Oszillators ist. Das Inverse der Periode der Ausgangswellenform T_out ist die Frequenz des Signals auf der Leitung 35 von 1. Die Periode der Ausgangswellenform ist durch die folgende Formel gegeben: T_out = T_ref·[m + (1 + (1/N))]/(m + 1) mit m = (2K/V) – 1 (ein Modulo-Term)wobei V = Dezimalbasiswert des digitalen Eingabeworts, N = Anzahl von Verzögerungszellen, K = Bitbreite des Akkumulators (gröber als die digitale Eingabewortbitbreite), 2^K gleich der Anzahl von möglichen Zuständen des Akkumulatorausgangssignals mit Basis 10 ist.
Daher gilt F_out = F_ref·(2K·N)/[(2K·N) + V]
Mit Bezug auf 3 ist zu sehen, dass die Verzögerungsleitung eine Vielzahl von Logischaltkreisen in Reihe aufweist, die mit einem ersten Logikschaltkreis 51 beginnen und mit einem letzten Logikschaltkreis 53 enden. Jeder Logikschaltkreis ist identisch und erzeugt eine Verzögerungseinheit. Jeder Logikschaltkreis 51 weist fünf Anschlüsse auf, einschließlich eines vref-Anschlusses 61, eines Taktanschlusses, der mit "ck" bezeichnet ist, 63, eines Taktausgangsanschlusses, der mit "ckout" bezeichnet ist, 65, eines Verzögerungsausgangsanschlusses 67 und eines Ladeausgangsanschlusses. Der ckout-Anschluss jedes Logikschaltkreises ist mit dem ck-Anschluss des nächsten Logikschaltkreises verbunden, so dass jeder Logikschaltkreis durch den vorangehenden Logikschaltkreis getaktet wird, mit Ausnahme des ersten, der durch einen eingehenden Oszillatorimpuls getaktet wird. Der vref-Anschluss 61 von jedem Logikschaltkreis ist mit einer gemeinsamen Leitung 70 verbunden, die durch einen verbundenen Ladungspumpenschaltkreis, der nachstehend beschrieben wird, angesteuert wird. Der Ausgangsanschluss 67 ist mit einem Multiplexer 33 derart verbunden, dass der Multiplexer einen Ausgangsanschluss, der das gewünschte Verzögerungsausmaß bereitstellt, in Abhängigkeit von einem digitalen Eingabewort auswählen kann.
4 zeigt die Details von jedem der Logikschaltkreise von 3. Ein eingehender Taktimpuls am Anschluss 63 wird dem ersten CMOS-Inverterpaar zugeführt, das durch das Transistorpaar 71 und 72 gebildet ist, was eine vorübergehende Leitung im n-Kanal-Transistor 73 bewirkt, der mit dem Sourcepol des Transistors 72 verbunden ist, da sich eine vref-Ansteuerspannung am vref-Eingangsanschluss 61 befindet. Der eingehende Taktimpuls am Anschluss 63 schaltet, während er die Zustände der Transistoren 71 und 73 im ersten Inverterpaar schaltet, auch die Transistoren 74 und 75 eines zweiten Inverterpaars, was ermöglicht, dass ein Ausgangstaktimpuls auf der Leitung 76 zwischen Elektroden der Transistoren 74 und 75 auftritt, da sich die vref-Ansteuerspannung am vref-Eingangsanschluss 61 befindet.
Die Stärke oder der Pegel von vref am Anschluss 61 legt die Menge an Strom, der in den zwei parallelen Zweigen fließt, die durch die Transistoren 71, 72 und 73 auf der linken Seite des Schaltkreises und die Transistoren 74, 75 und 77 auf der rechten Seite des Schaltkreises gebildet sind, fest. Ein starkes Ausmaß an Leitung auf der linken Seite sieht eine starke Ansteuerung zur rechten Seite und einen kurzen Stromimpuls in den ckb-Anschluss 69 vor, was den Gateoxid-Ladekondensator der Transistoren 74, 75, 81, 82 und den Verbindungsdrahtkondensator auflädt, während auch eine Ausgangsansteuerung zum Inverterpaar der Transistoren 82 und 81 geliefert wird, die den Ausgangsanschluss 67 vom Ladekondensator isolieren. Auf diese Weise steuert der Pegel von vref am Anschluss 61 die Stärke der Leitung auf der linken Seite des Schaltkreises und die Menge an Ladung, die in der Eingangslastfaktorkapazität und Drahtkapazität gespeichert wird. Die Menge an gespeicherter Ladung steuert die Umschaltzeit der rechten Seite des Schaltkreises, wodurch die Zeitsteuerung des Ausgangsimpulses am Ausgangsanschluss 67 und am ckout-Anschluss 65 festgelegt wird.
Die Ladungspumpe von 5 empfängt UP- und DOWN-Eingangssignale an den Anschlüssen 91 und 92 von einem Phasendetektor 45 in 1. Für eine Phasenvoreilung wäre ein UP-Eingangssignal vorhanden und für eine Phasenverzögerung wäre ein DOWN-Eingangssignal vorhanden. Diese Eingangssignale stellen vbias am Ausgangsanschluss 93 ein. Das vbias-Ausgangssignal speist den vref-Steuerstift 61 der in 4 gezeigten Logikschaltkreise. Die p-Kanal-Transistoren 102, 103 sowie die n-Kanal-Transistoren 105, 106 wirken als Stromquellenspiegel, der einen positiven Strom liefert, wenn UP aktiv ist, was eine eingebaute Kapazität gleich mehreren pF auflädt, oder einen negativen Strom liefert, wenn DOWN aktiv ist, wobei die Kapazität entladen wird. Eine typische eingebaute Kapazität entsteht durch eine große Polysiliziumfläche über Gateoxid in MOS-Bauelementen. Diese Ladungspumpe und Kapazität wirken als Filtervorrichtung, d.h. ein Schleifenfilter der Verzögerungsausmaß-Reglersteuerschleife. Der Phasendetektor, die Ladungspumpe, die Kapazität und die Verzögerungsleitung selbst sind ein PLL innerhalb der Erfindung, wenn das Ausführungsbeispiel der Erfindung einen analogen Teil erfordert, um sehr aggressive Jitteranforderungen, d.h. sehr niedrig, zu erfüllen. Das zweite Ausführungsbeispiel der Erfindung enthält keinen solchen Verzögerungsausmaßregler. Eine positive Veränderung der Ausgangsspannung senkt das Ausmaß an Verzögerung in jedem der in 4 gezeigten Verzögerungsschaltkreise, während eine negative Ausgangsspannung das Ausmaß an Verzögerung erhöht.
Üblicherweise wird das Ausmaß der Gesamtverzögerung durch den Vergleicher 45 in 1 eingestellt, so dass die ganze Verzögerung exakt innerhalb eines Taktzyklus auftritt. Auf diese Weise kann die Phase eines Takts auf einen beliebigen Wert innerhalb eines einzigen Taktzyklus eingestellt werden. Jedes Mal, wenn der Akkumulator 17 ansteigt, wird ein neues ausgewähltes Phasensignal ausgewählt. Dieses neue ausgewählte Signal wird um 1 Einheitsverzögerungsphase im Vergleich zum vorherigen ausgewählten verzögert. Durch Ändern der Datenworte kann die Ausgangsfrequenz selektiv geändert werden. Durch Inkrementieren des Eingangsdatenworts um ein vorgegebenes Ausmaß kann die Phase der Ausgangsfrequenz beispielsweise kontinuierlich um ein zunehmendes oder abnehmendes Ausmaß verschoben werden. Dies verursacht eine Ausgangsfrequenz auf der Basis von Phasenverschiebungen des lokalen Oszillators.
Der Schaltkreis von 1 wurde als eigenständiger Schaltkreis beschrieben. Bei einigen Datenübertragungsanwendungen kann jedoch ein Eingangstaktsignal von anderen Quellen gewonnen werden und der Schaltkreis von 1 kann als Teil eines Phasenregelkreises verwendet werden. Eine solche Anordnung ist in 6 gezeigt. Es wird angenommen, dass 6 die Empfängerseite eines digitalen Datenübertragungssystems darstellt. Ferner wird angenommen, dass die Senderseite ein Basisbandsignal überträgt, das die Phase des Systemsendertakts selbst mit einer nominalen Frequenz umfasst, wobei die Phase des Taktsignals als Referenz für einen lokalen Oszillator im Empfänger mit der nominalen Frequenz verwendet wird. Das Phasensignal wird auf der Senderseite mittels eines Phasengenerators (eines Modulo-Zählers) erzeugt. Dieser Zähler wird periodisch in einem Bitstromzeittakt übertragen und dieser Wert, ein digitales Abstimmwort, stellt den digitalen Wert der Phase dar. Auf der Empfängerseite muss dieser digitale Wert wiedergewonnen und gefiltert werden, um mit Kanalstörungen zurechtzukommen. Das wiedergewonnene, verglichene und gefilterte Signal steuert einen Frequenzsynthesizer an.
Das Taktwiedergewinnungssystem eines digitalen Datenübertragungssystems muss einen Bereich von Frequenzen, die das nominale oder Bezugssignal umgeben, unter Verwendung des digitalen Eingabeworts als Abstimmindikator vorsehen können. Dies ermöglicht, dass der Empfänger synchron mit dem zugehörigen Sender läuft, von dem auch festgelegt ist, dass er innerhalb eines schmalen Bereichs von Frequenzen nahe der nominalen Bezugsfrequenz läuft.
Mit Bezug auf 6 wird ein Eingangssignal, das das digitale Abstimmwort enthält, an den Phasenregelkreis entlang der Leitung 81 angelegt. Falls die Frequenz direkt auf der Empfängerseite empfangen wird, muss das Eingangssignal zuerst integriert werden, um seine Phase, ein digitales Wort, zu erhalten. Wenn die Phase bereits beispielsweise wie in einem MPEG2-Bitstrom übertragen wird, dann besteht kein Bedarf für den Block 83 von 6. Das Ausgangssignal des Blocks 83 wird mit der Phase des wiedergewonnenen Takts verglichen. Um diese zweite Phase zu erzeugen, muss dem Block 95 das vom Block 89 stammende Frequenzsignal zugeführt werden. Die Differenz zwischen diesen zwei Phasen muss gefiltert werden, da das empfangene Eingangssignal aufgrund von Übertragungswegstörungen rauschbehaftet ist. Das empfangene Eingangsfrequenzsignal besteht aus dem mittleren Frequenzsignal plus Rauschen, d.h. Jitter. Der Block 87 filtert den Jitter, was nicht notwendig ist, um die mittlere Senderfrequenz wiederzugewinnen, und liefert ein digitales Wort, das diese mittlere Frequenz darstellt, wenn der PLL synchronisiert ist.
Der Phasenvergleicher 85 überträgt die wiedergewonnenen Eingangsdaten zum Filter 87 zur Beseitigung von Störsignalen und überträgt sie dann zum Oszillator 89, der ein numerisch gesteuerter Oszillator der in 1 dargestellten Art ist, wobei der Oszillator durch das digitale Eingabewort abgestimmt wird. Das Signal von einem lokalen Oszillator mit der wiedergewonnenen Eingangsfrequenz wird als Referenz entlang der Leitung 91 angelegt. Der numerisch gesteuerte Oszillator 89 wählt aus verfügbaren Phasenverzögerungen aus, um ein wiedergewonnenes Taktsignal entlang der Leitung 93 zu liefern. Diese Ausgangsfrequenz wird zur Erzeugung der Phase durch einen zweiten Integrator 95 in einer Rückkopplungsschleife 97 integriert und zum Phasenvergleicher 85 zurückübertragen, der eine Phasenverriegelung bereitstellt. Die verfügbaren Phasenverzögerungen des Oszillators 89 ähneln den Verzögerungen, die in der Verzögerungsleitung 41 von 1 oder der nachstehend beschriebenen virtuellen Verzögerungsleitung zur Verfügung stehen. Die Auswahl der gewünschten Phasenverzögerung ermöglicht die Abstimmung des Oszillators 89 durch digitale Eingabeworte. Wenn sich der Wert der digitalen Worte ändert, kann die Ausgangsfrequenz auf der Leitung 93 in Bezug auf die Bezugsfrequenz auf der Leitung 91 geändert werden.
Die Verzögerungsleitung von 1 stellt die tatsächliche Zeitverzögerung von der Ladekapazität bereit. Es ist möglich, die Verzögerung unter Verwendung von Schieberegistern zu simulieren, wie nachstehend beschrieben. Die Schieberegister sehen eine Verzögerungsleitung mit einer Phasenverzögerungseinheit in Abhängigkeit vom Bezugstakt vor, da der Effekt der Verzögerungsleitung derselbe ist wie eine reale Verzögerungsleitung, sowohl die virtuelle Verzögerungsleitung als auch die tatsächliche Verzögerungsleitung werden in den nachstehenden Patentansprüchen Verzögerungsleitung genannt.
In 7 arbeitet das zweite Ausführungsbeispiel des Frequenzsyntheseschaltkreises der vorliegenden Erfindung zum Empfangen eines digitalen Eingabeworts auf der Leitung 111, das zum Integrator 113 mit einem Ausgangssignal geliefert wird, das einem Schwellenpegelschaltkreis 114 auf eine Weise ähnlich zum ersten Integrator 13 und zum Schwellenschaltkreis 14 in 1 zugeführt wird. Das Eingabedatenwort wird in diesen Schaltkreisen wiedergewonnen und einem Akkumulator 117 zugeführt, der ein Modulo-Zähler ähnlich dem Akkumulator 17 in 1 ist. Das Ausgangssignal aus dem Akkumulator 117, ein Zählerüberlaufsignal, wird entlang der Leitung 131 dem Multiplexerschalter 133 als Auswahlsignal zugeführt, der zum Auswählen von einer der Phasenverschiebungen S1 – S(2·N) wirkt.
Die Phasenverschiebungs-Eingangssignale werden mit Bezug auf einen lokalen Oszillator 137 erzeugt, der mit einer nominalen Systemtaktfrequenz arbeitet. Der Oszillator 137 ist ein sehr stabiler Oszillator, typischerweise ein kristallgesteuerter Oszillator. Ein Bezugstaktsignal wird entlang der Leitung 139 entnommen und einem Frequenzmultiplizierer 141 zugeführt, der die Systemfrequenz mit einer Zahl Z multipliziert. Das Hochfrequenz-Taktsignal entlang der Leitung 143 wird als Taktsignal dem ersten Schieberegister 151 und über den Inverter 145 dem zweiten Schieberegister 153 zugeführt.
Gleichzeitig speist der Frequenzmultiplizierer 141 sein Ausgangssignal in einen Dividiererschaltkreis 147 ein, der die multiplizierte Frequenz durch N dividiert, wobei N – 1 die Anzahl von Verschiebungen für die doppelten Schieberegister ist und 2N die Gesamtzahl von Verzögerungseinheiten von den doppelten Schieberegistern darstellt. Das dividierte Ausgangssignal wird entlang der Leitung 149 entnommen und gleichzeitig beiden Schieberegistern 151 und 153 zugeführt. Die doppelten Schieberegister werden aufgrund des Inverters 145 in einer Taktphasen-Gegenbeziehung getaktet und die verschobenen Signale werden dem Multiplexer 133 als einzelne Phasenverzögerungseinheiten, die einen vollständigen Taktzyklus umfassen, mit gleichen Verzögerungseinheiten zugeführt. Die Ausgangsfrequenz, die entlang der Leitung 155 entnommen wird, wird verwendet, um den zweiten Integrator 117 und den ersten Integrator 113 zu takten.
8 zeigt die Details der doppelten Schieberegister. Das erste und das zweite Schieberegister 151 und 153 empfangen beide dasselbe Eingangssignal entlang der Leitung 149 und beide empfangen dasselbe Hochfrequenz-Taktsignal entlang der Leitung 143, außer dass der Hochfrequenztakt des zweiten Schieberegisters 153 durch den Inverter 145 invertiert wird, so dass ein Schieberegister bei der steigenden Flanke des Hochfrequenztakts getaktet wird und das andere Schieberegister bei der fallenden Flanke getaktet wird. Es ist zu sehen, dass nur ein einzelner Dividierer die erforderlichen Phasen erzeugt hat. Jedes Schieberegister besteht aus einer Reihe von D-Flip-Flops. Das Ausgangssignal jedes Flip-Flops wird dem nächsten nachfolgenden Flip-Flop zugeführt und bildet gleichzeitig eine Verzögerungseinheit. Die Ausgangssignale der Schieberegister auf der rechten Seite von 8 sind die Verzögerungssignale S((2·N) – 1) und S(2·N), die maximale Verzögerungseinheiten darstellen. Die Signale werden dem Multiplexer 133 in 7 zugeführt, wodurch Verzögerungseinheiten übergeben werden, die sich von S1 bis S(2·N) erstrecken.
Man beachte, dass im zweiten Ausführungsbeispiel keine Ladungspumpe oder kein Phasenvergleicher vorhanden ist, um die Verzögerungssignale mit dem Systemtakt phasengleich zu halten, da im zweiten Ausführungsbeispiel alle Phasen des Bezugstakts mit dem Hochfrequenztakt synchron sind. Das Δt stellt nun eine Hälfte des Hochfrequenztakts dar. Dies ist der minimale Jitter, der aufgelöst werden kann.
8A zeigt das Hochfrequenz-Taktsignal in 7 entlang der Leitung 143 vom Frequenzmultiplizierer 141. Dieses Signal taktet die doppelten Schieberegister 151 und 153. 8B zeigt das Ergebnis der Division des Hochfrequenzsignals im Zähler/Dividierer 147, wo eine Division durch Acht stattfindet.
8C zeigt das Ergebnis der Division durch Acht, wobei die Wellenform das Schieberegister-Eingangssignal für den ersten Flip-Flop als Eins darstellt. 8D und 8E zeigen nachfolgende Signale für das erste Schieberegister. 8D zeigt das nächste Eingangssignal nach dem S1-Eingangssignal, das einen Hochfrequenz-Taktzyklus später getaktet wird. Man beachte, dass S3 eine ungerade Verzögerungseinheit ist, wobei sich gerade Einheiten im zweiten Schieberegister befinden. 8D zeigt eine Wellenform für die letzte Verzögerungseinheit für das erste Schieberegister. 8E zeigt eine Wellenform für die erste Verzögerungseinheit für das zweite Schieberegister. Gerade Verzögerungseinheiten sind dem zweiten Schieberegister zugeordnet.
9A, 9B und 9C zeigen Ausgangswellenformen vom ersten und zweiten Schieberegister entsprechend den in den vorstehend beschriebenen 8A, 8B und 8C gezeigten Eingangswellenformen. 9D zeigt Wellenformhüllkurven für den Akkumulatorschaltkreis. Signale in den Wellenformhüllkurven werden zum Multiplexer mit dem in 9E gezeigten Ausgangssignal übertragen. Die Multiplexerwellenformen werden von den verfügbaren Verzögerungen genommen, wie durch ein Phasensignal festgelegt, das als Überlaufsignal vom Akkumulator empfangen wird. Die gestrichelten Linien zeigen die Konstruktion einer Ausgangswellenform aus den Verzögerungssignalen. Die Zahlen in den Wellenformhüllkurven von 9D stellen Schwellenüberschreitungsausmaße vom Akkumulator, der festgelegte Verzögerungen codiert, dar. Die Zahl 3 legt beispielsweise fest, dass S2 verwendet wird, da S2 das dritte Verzögerungsausmaß ist, wenn ab Null gezählt wird. Dieses Signal fährt fort, bis es durch das nächste Überlaufsignal 2 in der nächsten Hüllkurve von 9D geändert wird.
Folglich stellt die Ausgangswellenform in 9E synthetisierte Wellenformen gemäß der vorliegenden Erfindung dar.

Claims

Frequenzsyntheseschaltung, deren Ausgangsfrequenz von digitalen Eingabeworten bestimmt wird, mit: einer Eingangsleitung (11; 111), die die Ausgangsfrequenz bestimmenden digitalen Eingabeworte empfängt; einem Modulo-Akkumulator (17; 117), der mit der Eingangsleitung (11; 111) verbunden ist und aufeinander folgende Phasenauswahlwerte an einem Ausgang (31; 131) davon bereitstellt, wobei der Akkumulator (17; 117) einen digitalen Zähler aufweist, der bei jedem aufeinander folgenden Impuls inkrementiert wird; einem lokalen Oszillator (37; 137), der ein Oszillatorsignal (39; 139) mit einer Bezugsfrequenz erzeugt; einer Verzögerungsleitung (41; 151, 153), die mit dem lokalen Oszillator (37; 137) verbunden ist, um von diesem das Oszillatorsignal (39; 139) zu empfangen, wobei die Verzögerungsleitung (41; 151, 153) eine Vielzahl von Versionen (Si, ..., S(N – 1); S1, S2, ..., S(2·N)) des Oszillatorsignals mit verschiedenen Verzögerungen erzeugt, wobei die Verzögerungen einer Vielzahl von inkrementalen Phasenverschiebungen des empfangenen Oszillatorsignals (39; 139) bei der Bezugsfrequenz entsprechen, wobei die Vielzahl von inkrementalen Phasenverschiebungen eine Periode des Oszillatorsignals (39; 139) bei der Bezugsfrequenz umfassen; einem Multiplexer (33; 133), der mit der Verzögerungsleitung (41; 151, 153) verbunden ist, um von dieser die Vielzahl der phasenverschobenen Versionen des Oszillatorsignals zu empfangen, wobei der Multiplexer (33; 133) einen mit dem Ausgang des Akkumulators (17; 117) verbundenen Steuereingang (31; 131) aufweist, um von diesem aufeinander folgende Phasenauswahlwerte zu empfangen, wobei der Multiplexer (33; 133) wiederholt eine der Vielzahl von phasenverschobenen Versionen des Oszillatorsignals als ein Ausgangssignal (35; 155) der Schaltung in Übereinstimmung mit den aufeinander folgenden Phasenauswahlwerten auswählt, wodurch die wiederholt phasenverschobenen Auswahlen eine synthetisierte Ausgangsfrequenz bilden; dadurch gekennzeichnet, dass der Modulo-Akkumulator (17; 117) zum Akkumulieren der digitalen Eingabeworte indirekt über eine Eingabewortumformungsschaltung (15) mit der Eingangsleitung (11; 111) verbunden ist, wobei die Eingabewortumformungsschaltung (15) eine in Reihe mit einer Pegelerkennungsschaltung (14; 114) geschalteten Integrator (13; 113) aufweist, wobei die Eingabewortumformungsschaltung (15) die von der Eingangsleitung (11; 111) empfangenen digitalen Eingabeworte in aufeinander folgende Impulse mit einer durch die digitalen Eingabeworte bestimmten Periode umwandelt, wobei die aufeinander folgenden Impulse dem Akkumulator (14; 117) zugeführt werden.
Schaltung nach Anspruch 1, wobei der digitale Zähler (17; 117) ein Gray-Code-Zähler ist.
Schaltung nach Anspruch 1, wobei der Integrator (13; 113) und der Akkumulator (17; 117) vom Ausgangssignal des Multiplexers (33; 133) getaktet sind.
Schaltung nach Anspruch 1, wobei die Verzögerungsleitung (41) eine Vielzahl von in Reihe geschalteten Pufferschaltkreisen (51, ..., 53) aufweist, wobei die Pufferschaltkreise (51, ..., 53) mit einer Ladungspumpe (43) verbunden (70) sind, die jeden Puffer mit einer ansteigenden inkrementalen Verzögerung auflädt, wodurch die Ausgangsfrequenz des lokalen Oszillators (37) mit einer Phasenverzögerung versehen wird.
Schaltung nach Anspruch 1, wobei eine Phasenregelschleife (43, 45) mit der Verzögerungsleitung (41) verbunden ist, um die inkrementalen Verzögerungen so zu regulieren, dass sie eine Periode der Frequenz des lokalen Oszillators umfassen.
Schaltung nach Anspruch 1, wobei die Verzögerungsleitung (41) eine Vielzahl von in Reihe geschalteten (65), kapazitiv geladenen Schaltkreisen (51, 53; 4)) und eine einem Filter zugeordneten Ladungspumpe (5)) aufweist, wobei jeder aufeinander folgende Schaltkreis, wie von der Ladungspumpe geregelt, einen ansteigenden Wert der Verzögerung in individuellen Verzögerungseinheiten ausgibt (OUT; 67).
Schaltung nach Anspruch 1, wobei die Verzögerungsleitung zumindest ein Schieberegister (151, 153) aufweist, wobei das Schieberegister eine Vielzahl von Ausgängen (S1, S2, ..., S(2·N)) hat, die einen Taktzyklus des lokalen Oszillators (137) in Verzögerungseinheiten aufteilen, die dem Multiplexer (133) zugeführt werden.
Schaltung nach Anspruch 7, wobei das erste und das zweite Schieberegister (151, 153) jeweils eine Vielzahl von D-Flip-Flops (161) aufweisen, die durch ein Oszillatorsignal bei einer mit einer ganzen Zahl multiplizierten (141) Frequenz des lokalen Oszillators (137) getaktet werden.