DE60020742T2 - Frequenzteilung/vervielfachung mit minimierung des jitters - Google Patents

Frequenzteilung/vervielfachung mit minimierung des jitters Download PDF

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Myles Wakayama
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Description

  • Die vorliegende Erfindung ist auf ein System und ein Verfahren zum Teilen oder Multiplizieren eines Referenzfrequenz-Signals mit einer nicht-ganzzahligen Zahl, während das Einbringen von Takt-Jitter zu dem resultierenden Ausgangsfrequenz-Signal minimiert wird, gerichtet.
  • Die letzten Jahren waren Zeuge eines dramatischen Anstiegs in der Leistungsfähigkeit von Hochgeschwindigkeits-Breitband-Datenkommunikationssystemen hoher Dichte. Derartige Systeme können irgendwo zwischen Rundfunk- oder Kabel-HDTV-Systemen, lokalen Netzwerk- und Fernnetzwerk (LAN = Local Area Network, WAN = Wide Area Network)-Systemen, Faser bis zum Teilnehmer (FTTH = Fiber to the Home)-Anwendungen und Platz-zu-Platz-Verbindungen in Austauschsystemen und Computern angesiedelt sein.
  • In jeder der vorhergehenden Anwendungen, sollte beachtet werden, dass bidirektionale Datenkommunikation in digitaler Form vorliegt und folglich Takt- und Datenwiederherstellungsschaltkreise eine Schlüsselkomponente für das effiziente Arbeiten von modernen Datenkommunikationssystemen darstellt. Die Eignung zum Regenieren binärer Daten ist ein inhärenter Vorteil der digitalen Informationsübertragung im Gegensatz zum Übertragen derartiger Information in analoger Form. Jedoch, damit das Informationssignal am Empfangsende korrekt wiederhergestellt wird, müssen die übertragenen binären Daten mit der geringst möglichen Anzahl von Bitfehlern regeneriert werden, was ein niedriges Rauschen und einen niedrigen Takt-Jitter (Phasenrauschen) bei der Takterzeugungsquelle erfordert. In Hochgeschwindigkeits-Datenkommunikationssystemen sind niedrige Jitter wichtig für ein Sicherstellen von niedrigen Fehlerraten.
  • Eine Taktsignal-Erzeugung wird üblicherweise von einem Phase-Lock-Loop (PLL)-System, wie das in 1 erläuterte, durchgeführt. Ein PLL arbeitet, um die Frequenz und/oder die Phase eines eintreffenden fortlaufenden Datenstroms mit einem periodischen Referenz-Taktsignal zu vergleichen, welches von einer Oszillatorschaltung erzeugt wurde, und um die Betriebsfrequenz und die Phasencharakteristika des Oszillators anzupassen, bis sein Ausgangsstrom sowohl in der Frequenz als auch in der Phase mit dem Datensignal "verriegelt" ("locked") ist. Frequenzteilung und/oder Frequenzmultiplikation kann verwendet werden, um mehrere Taktphasen aus einem PLL zu generieren.
  • 1 zeigt eine typische PLL-Schaltung, welche verwendet wird, um eine Frequenz-Signal-Multiplikations- (oder Teilungs-) Funktion auszuüben. Ein Referenzsignal ("IN") wird an einen Eingang des Phasen-/Frequenz-Detektors 10 angelegt, wo die Phase und Frequenz eines Feedback-Taktes aus einer Teilerschaltung 19 verglichen wird. Die Phasen-/Frequenz-Detektorschaltung 10 gibt Signale 16 und 18 an die Ladungspump-Schaltung 12 aus, welche anzeigen, ob der Feedback-Takt aus der Tellerschaltung niedriger oder höher in der Frequenz ist und in der Phase vorauseilt oder zurückbleibt. Die Ladungspumpe konvertiert die Signale von dem Phasen-/Frequenz-Detektor üblicherweise in analoge Stromsignale, welche von dem Filter 13 gefiltert werden. Die gefilterten Signale werden dann an den Spannungskontrollierten Oszillator (VCO = Voltage Controlled Oscillator) 14 ausgegeben, welcher ein Ausgangssignal erzeugt, welches üblicherweise der Ausgang des PLL ("OUT") ist. Das Ausgangssignal des VCO wird in die Tellerschaltung 19 eingegeben, welche in diesem Beispiel die Frequenz des Ausgangssignals durch eine ganze Zahl „N" teilt. Das Ausgangssignal der Tellerschaltung wird in die Phasendetektor-Schaltung eingegeben, welche den PLL vervollständigt. In diesem Fall ist das Ausgangssignal des PLL auf ganze Vielfache des Referenzsignals beschränkt.
  • Nicht-ganzzahlige Multiplikationsfunktionen für den gesamten PLL können implementiert werden, indem eine Tellerschaltung (z.B. Teilen durch D) an den Ausgang des PLL gesetzt wird, wodurch das Ausgangssignal durch D geteilt wird. Dies liefert FOUT = FIN × N/D, worin N/D eine nicht-ganzzahlige Zahl ist. Jedoch kann, wenn N eine große Zahl wird, die Frequenz des VCO unzweckmäßig groß werden. Nicht-ganzzahlige Multiplikations-/Teilfunktionen können auch implementiert werden, indem die Teilerschaltung 19 aus 1A ausgebildet ist, vorbestimmte Taktzyklen zu seinem Eingangssignal mit einer bestimmten, durch eine Zahl "K" definierte Rate annähernd zu unterdrücken, wodurch ihr effektives Teilverhältnis um K + 1/K verringert wird. 1B zeigt ein beispielhaftes Taktdiagramm für eine übliche nicht-ganzzahlige Division. Wie gezeigt, wird alle K Zyklen ein Zyklus des OUT Signals unterdrückt, was zu K Zyklen in K + 1 Perioden führt. Daher ist die Frequenz des OUT Signals, FOUT = Zahl der Zyklen/Zeit = K/(K + 1). T, worin T die Periode für den VCO ist. Somit gilt FOUT = FVCO × K/(K + 1), was ein Teilen von FVCO durch K + 1/K bedeutet.
  • Jedoch verursachen diese Verfahren in nachteiliger Weise große Änderungen in der Periode des Ausgangs der Tellerschaltung, wodurch Jitter zu dem Ausgang des PLL eingebracht wird. Dieser Jitter ist so groß wie die Periode von dem unterdrückten Zyklus, d.h., die Periode des Ausgangssignals des PLL. Dieser große Jitter ist für die meisten Systeme, wie zuvor beschrieben, sehr unerwünscht.
  • Eine nicht-monolithische Ausführung, welche diese Funktion erfüllen kann, ist allgemein bekannt als ein VCXO. Durch Anlegen einer Kontrollspannung an eine VCXO Schaltung kann ihre Ausgangssignal-Frequenz verändert werden oder, wie allgemein bezeichnet, zu einer gewünschten Frequenz in der Größenordnung von ±1000 ppm oder weniger von ihrer natürlichen Frequenz "gezogen" werden. Jedoch ist diese Ausführung sehr komplex und kostspielig.
  • Folglich stellen PLL Schaltungen des Standes der Technik keine integrierte, preiswerte und einfache Frequenzteilung/-multiplikation mit niedrigem Jitter bereit. Dementsprechend besteht für Hochgeschwindigkeits-PLLs ein gezeigter Bedarf für eine Fre quenzteilung/-multiplikation mit niedrigem Jitter, welche in der Weise konzipiert und ausgebildet ist, dass Jitter wesentlich minimiert werden.
  • US-A-5 889 436 bezieht sich auf den Oberbegriff von Anspruch 1.
  • GB-A-2 325 803 bezieht sich auf ein Verfahren und eine Vorrichtung zur digitalen Frequenzerzeugung durch zyklisches Selektieren der Ausgänge von einem Multi-Phasen-Oszillator.
  • WO 90 060 17 bezieht sich auf eine Schaltung, welche einen Phase Locked Loop aufweist, eingerichtet als ein Frequenzvervielfacher, geeignet für nicht-integrale Rückführungs-Pfadteilung.
  • Es ist eine Aufgabe der Erfindung, das Jitter-Verhalten des PLL zu verbessern.
  • Dieses Ziel wird durch die Schaltung gemäß Anspruch 1 und das Verfahren gemäß Anspruch 13 erreicht. Vorteilhafte Ausführungsbeispiele der Erfindung sind in den abhängigen Ansprüchen definiert.
  • Die vorliegende Erfindung ermöglicht völlige Flexibilität, um Frequenzmultiplikation/-teilung durch jede nicht-ganzzahlige Ausgangssignal-Frequenz (z.B. (K + 1)/K oder K/(K – 1)) relativ zu einer Referenzsignal-Frequenz zu erzeugen, während gleichzeitig niedriges Jitter-Verhalten bewahrt wird.
  • In einem Ausführungsbeispiel verschiebt die Erfindung alle K/M Zyklen die Phase des OUT Signals um eine Phase. In einem weiteren Ausführungsbeispiel erhöht die Erfindung die Zahl der verfügbaren Taktphasen auf M und verschiebt dann alle K/M Zyklen die Phase des OUT Signals um eine Phase. In einer Ausführungsform der vorliegenden Erfindung wird dies bewerkstelligt, indem ein Multiplexer (MUX) zu dem Ausgang des PLL hinzugefügt wird, um das Phasenverschieben alle K/M Zyklen zu implementieren. In einem weiteren Ausführungsbeispiel ist der MUX in der Rückführungsschleife des PLL angeordnet. In einem wiederum weiteren Ausführungsbeispiel wird ein Quantisierer verwendet, um den MUX zu steuern, was zu einer weiteren Rauschminimierung führt.
  • In einer Ausführungsform beschreibt die vorliegende Erfindung eine integrierte elektronische Multiplikations-/Teilungsschaltung mit niedriger Jitterfrequenz für eine Frequenzmultiplikation/-teilung eines Referenzsignals, welche aufweist: Einen PLL zum Erzeugen einer Anzahl M von Taktphasen aus dem Referenzsignal; und eine Signal-Verschiebevorrichtung, welche mit dem PLL elektrisch verbunden ist, um das Referenzsignal alle K/M Zyklen um eine Phase zu verschieben, wobei (K + 1)/K eine Teilerzahl und K/(K – 1) eine Multiplikatorzahl ist.
  • In einer weiteren Ausführungsform beschreibt die vorliegende Erfindung ein Verfahren zum Frequenzmultiplizieren/-teilen eines Referenzsignals, welche die Schritte aufweist: Erzeugen einer Anzahl M von Taktphasen; und Verschieben des Referenzsignals alle K/M Zyklen um eine Phase, wobei (K + 1)/K eine Teilerzahl und K/(K – 1) eine Multiplikatorzahl ist. In einer wiederum weiteren Ausführungsform beschreibt die vorliegende Erfindung eine elektronische Frequenzteilungs-Schaltung zum Frequenzteilen eines Referenzsignals durch eine nicht-ganzzahlige Zahl (K + 1)/K, aufweisend: ein PLL zum Erzeugen einer Anzahl M von Taktphasen aus dem Referenzsignal; und eine Signal-Verschiebevorrichtung, welche elektrisch mit dem PLL verbunden ist, um das Referenzsignal alle K/M Zyklen um eine Phase zu verschieben.
  • Diese und andere Merkmale, Ausführungsformen und Vorteile der vorliegenden Erfindung sind besser in vollem Umfang zu verstehen, wenn sie bezugnehmend auf die folgende ausführliche Beschreibung, die angefügten Ansprüche und die beiliegenden Zeichnungen betrachtet werden, worin:
  • 1A ein halb-schematisches vereinfachtes Blockdiagramm eines PLL gemäß dem Stand der Technik darstellt;
  • 1B ein beispielhaftes Taktdiagramm für eine übliche nicht-ganzzahlige Teilung darstellt;
  • 2 ein halb-schematisches vereinfachtes Schaltdiagramm eines modifizierten PLL gemäß eines Ausführungsbeispiels der vorliegenden Erfindung darstellt;
  • 3A eine Reihe von Taktdiagrammen zeigt, welche die Taktung des Ausgangssignals aus 2 für eine Frequenzteilung gemäß eines Ausführungsbeispiels der vorliegenden Erfindung erläutert;
  • 3B eine Reihe von Taktdiagrammen zeigt, welche die Taktung des Ausgangssignals aus 2 für eine Frequenzmultiplikation gemäß eines Ausführungsbeispiels der vorliegenden Erfindung erläutert;
  • 3C ein Rauschspektrum-Diagramm gemäß eines Ausführungsbeispiels der vorliegenden Erfindung zeigt;
  • 3D eine Reihe von Taktdiagrammen zeigt, welche die Taktung des Ausgangssignals aus 2 für M = 4 zeigt;
  • 4 ein halb-schematisches vereinfachtes Schaltdiagramm eines modifizierten PLL gemäß eines Ausführungsbeispiels der vorliegenden Erfindung zeigt;
  • 5 ein halb-schematisches vereinfachtes Schaltdiagramm eines modifizierten PLL gemäß eines Ausführungsbeispiels der vorliegenden Erfindung zeigt;
  • 6A eine vereinfachte Darstellung einer Abschneidevorrichtung zeigt, welche als ein Quantisierer gemäß eines Ausführungsbeispiels der vorliegenden Erfindung verwendet wird;
  • 6B ein halb-schematisches vereinfachtes Schaltdiagramm eines modifizierten PLL zeigt, welcher die Abschneidevorrichtung aus 6A verwendet;
  • 7A eine vereinfachte Darstellung eines Zufallszahl-Generators zeigt, welcher als Quantisierer gemäß eines Ausführungsbeispiels der vorliegenden Erfindung verwendet wird;
  • 7B eine vereinfachte Auftragung der Frequenz gegen die Rauschenergie für den Quantisierer gemäß 7A zeigt;
  • 7C ein halb-schematisches vereinfachtes Schaltdiagramm eines modifizierten PLL zeigt, welcher den Zufallszahl-Generator gemäß 7A verwendet;
  • 8A eine vereinfachte Darstellung eines Quantisierers zeigt, welcher einen Integrierer gemäß eines Ausführungsbeispiels der vorliegenden Erfindung verwendet;
  • 8B eine vereinfachte Auftragung der Frequenz gegen die Rauschenergie für den Quantisierer gemäß 8A zeigt; und
  • 8C ein halb-schematisches vereinfachtes Schaltdiagramm eines modifizierten PLL zeigt, welcher den Integrierer gemäß 8A verwendet.
  • Die vorliegende Erfindung minimiert von Frequenzvervielfachung/-teilung verursachte Jitter mit Hilfe einer Anzahl von Jitter-Reduktionsmaßnahmen und verschiedenen Kombinationen jener Maßnahmen. In einem Ausführungsbeispiel erhöht die Erfindung die Zahl der verfügbaren Taktphasen auf M und verschiebt den Ausgangstakt alle K/M Zyklen um 1, um eine Frequenz durch eine nicht-ganzzahlige Zahl, wie (K + 1)/K, zu teilen. In ähnlicher Weise kann eine Frequenzmultiplikation mit einer nicht-ganzzahligen Zahl, wie K/(K – 1), erzielt werden, indem die Zahl der verfügbaren Taktphasen auf M erhöht wird und dann der Ausgangstakt alle K/M Zyklen in einer umgekehrten Richtung um 1 verschoben wird. Dieses Verfahren der Frequenzteilung/-multiplikation senkt den Jitter von T auf T/M, was zu einer Jitterverbesserung um einen Faktor M führt, da der gelöschte Zyklus nun 1/M von dem ursprünglichen Zyklus ist. Beispielhafte Taktdiagramme für dieses Verfahren der Frequenzteilung/-multiplikation sind in 3A bzw. 3B erläutert. Die Verschiebe-Funktion kann von einem MUX oder jeder anderen Signal-Verschiebevorrichtung ausgeführt werden.
  • 2 zeigt eine beispielhafte Ausformung dieser Maßnahme. In diesem Ausführungsbeispiel ist VCO 20 geeignet, M Taktphasen zu erzeugen. MUX 21 wird zu dem Ausgang des VCO hinzugefügt, um das Phasenverschieben alle K/M Zyklen zu implementieren. Zähler 23 steuert die Auswahlsignale für MUX 21 und der Rückführungstakt wird in Block 22 durch N geteilt. Es ist zu beachten, dass aus Gründen der Einfachheit die Ladungspumpe 12 aus 1A in PD 10 von 2 eingeschlossen ist.
  • 3A zeigt ein vereinfachtes Taktdiagramm für die Schaltung gemäß 2 für das Durchführen einer Frequenzteilung. Wie durch ein OUT Signal dargestellt, wechselt der MUX nach K/M Zyklen von Phase PH 0 zu Phase PH 1 und somit wird der erste Impuls des OUT Signals auf die nächste Phase ausgedehnt, d.h. Phase PH 1, was eine Phasenverschiebung von T/M liefert. Nach K/M Zyklen wechselt der MUX weiter von Phase PH 1 zu Phase PH 2. Dies wiederholt sich alle K/M Zyklen. Nach K Zyklen geht der MUX durch all die Phasen von Phase PH 0 zu Phase PH (M – 1) und zurück zu Phase PH 0, was K Zyklen in (K + 1)·T Sekunden liefert. Dies erhöht die Periode von T zu T + T/K = T·(K + 1)/K und teilt somit die Frequenz durch (K + 1)/K. Folglich wird der Jitter auf T/M reduziert, da der unterdrückte Zyklus nun nur T/M ist.
  • Es versteht sich, dass, obwohl das obige Beispiel ein Verschieben des Taktes um T/M nach oben erläutert, der Schutzbereich der Erfindung auch ein Verschieben des Taktes um T/M nach unten einschließt, d.h., ein Wechsel der Richtung des Verschiebens und ein Reduzieren der Periode von T auf T – T/M alle K/M Zyklen, was zu K Zyklen in (K – 1)·T Sekunden führt. Dies multipliziert die Frequenz mit K/(K – 1), wie in 3B gezeigt. 3C zeigt ein Rauschspektrum-Diagramm für den resultierenden Jitter. Wie in 3C abgebildet, ist die Frequenz des Rauschens damit verbunden, wie oft die Phase verschoben wird, das ist der Wert M. Auch die Rauschenergie ist mit dem Jitter verbunden.
  • 3D zeigt ein vereinfachtes Taktdiagramm für die Schaltung gemäß 2, in welchem M = 4. Wie von dem OUT Signal gezeigt, wechselt der MUX nach K/4 Zyklen zum Zeitpunkt s1 von PH 0 zu PH 1 und somit wird der erste Impuls des OUT Signals auf die nächste Phase ausgedehnt, d.h. Phase PH 1, was eine Phasenverschiebung von Δ liefert, wobei Δ = T/4. Nach K/4 Zyklen wechselt der MUX weiter von Phase PH 1 zu Phase PH 2. Dies wiederholt sich alle K/4 Zyklen. Nach K Zyklen geht der MUX durch all die Phasen von Phase PH 0 zu Phase PH 3 und zurück zu Phase PH 0, was K Zyklen in (K + 1) T Sekunden ergibt. Dies erhöht die Periode von T zu T + T/4 und teilt die Frequenz durch (K + 1)/K. Folglich wird der Jitter auf T/4 reduziert.
  • In einem Ausführungsbeispiel kann MUX 21 aus 2 in der Rückführungsschleife des PLL angeordnet sein, d.h., zwischen VCO 20 und PD 10, wie von MUX 31 in 4 gezeigt. Der Eingang des MUX 31 wird von einer Teile-durch-K/M-Schaltung 23 gesteuert, um eine aus M Eingängen des MUX auszuwählen. In anderen Worten führt diese Maßnahme die Ausgabe der Phasenverschiebung zu PD 10 durch den Tiefpassfilter 13 zurück und glättet so den Taktübergang, wenn die Phase von Phase PH(k) zu Phase PH(k ± 1) verschoben wird, was zu einer geringen Jittererzeugung an dem Ausgang des VCO führt. In diesem Ausführungsbeispiel ist die Jitterenergie durch den Tiefpassfilter des PLL weiter reduziert.
  • Die obige Maßnahme kann unterstützt werden, indem verschiedene Quantisierer benützt werden, wie in 5 dargestellt. Die Ausgabe des Teile-durch-Q 43 wird durch Quantisierer 44 quantisiert, um den MUX 31 Selektor zu steuern. Eine Abschneidevorrichtung kann als Quantisierer benutzt werden, wie in 6A dargestellt. In dieser Maßnahme werden die j MSB Bits des Zählers verwendet, um den MUX 31 zu steuern, wobei 2j = M. 6B zeigt ein vereinfachtes Schaltdiagramm des modifizierten PLL, welcher die Abschneidevorrichtung aus 6A verwendet. In einem Ausführungsbeispiel wird der Quantisierer in Kombination mit dem modifizierten PLL aus 2 verwendet, in welchem der MUX sich nicht in der Rückführungsschleife des PLL befindet.
  • 7A zeigt ein weiteres Beispiel eines Quantisierers, der in einem Ausführungsbeispiel der vorliegenden Erfindung verwendet wird. In diesem Beispiel erzeugt ein Zufallszahlgenerator eine Zufallszahl, die zu dem Wert des Zählers addiert wird, was zu einem zufälligen Verschieben der Phase führt. In einem Ausführungsbeispiel wird die Zufallszahl zu dem Wert des Zählers zu einer bestimmten Zeit addiert. In einem weiteren Ausführungsbeispiel wird in zufälligen Zeitintervallen 1 zu/von dem Wert des Zählers addiert oder subtrahiert. Die Addition und Subtraktion von 1 in zufälligen Zeitintervallen sollte sich zu 0 mitteln.
  • Alternativ wird eine Kombination der zwei obigen Vorgehensweisen verwendet, d.h., in zufälligen Zeitintervallen wird eine Zufallszahl zu dem Wert des Zählers addiert, um die Phase zufällig zu verschieben. Wie in 7B gezeigt, verteilen die drei obigen Vorgehensweisen das Quantisierungsrauschen über das Frequenzspektrum, anstatt auf eine zu K/M gehörende Frequenz. Es sollte beachtet werden, dass, da der Durchschnitt der generierten Zufallszahlen 0 beträgt, die durchschnittliche Phasenverschiebung einen Zyklus alle K Zyklen beträgt. 7C zeigt ein vereinfachtes Schaltdiagramm des modifizierten PLL, welcher den Zufallszahlgenerator aus 7A benutzt. In einem Ausführungsbeispiel wird der Zufallszahlgenerator in Kombination mit dem modifizierten PLL aus 2 verwendet, in welchem der MUX sich an dem Ausgang des VCO befindet.
  • 8A stellt noch eine beispielhafte Funktion der Quantisiererschaltung 44 dar. Unter der Annahme 2p = Q wird der Ausgang der Teile-durch-Q-Schaltung 43 in einen Quantisierer eingespeist. Für dieses Beispiel wird ein Integrator mit einer Transferfunktion Z–1/(1 – Z–1) verwendet, jedoch können andere Arten von Rauschenformenden Blöcken verwendet werden.
  • Darauf wird der p – j Ausgang des Integrators zurückgeführt und um den k-bit Ausgang der Teile-durch-Q-Schaltung 43 verringert, während j MSB Bits des Filterausgangs abgeschnitten werden und verwendet werden, um den MUX 31 in 8C zu steuern. Dies ist ein Beispiel von Rauschen-Formen, welches das bekannte Sigma-Delta Verfahren verwendet. In einem Sigma-Delta Verfahren wird das Rauschen im Frequenzbereich verschoben. Obwohl die Rauschleistung in diesem Verfahren verstärkt werden kann, wird die Rauschleistung zu höheren Frequenzen verschoben, welche durch den Tiefpass-Filter 13 des PLL deutlich verringert werden. 8C zeigt ein vereinfachtes Schaltdiagramm des modifizierten PLL, welcher den Integrator aus 8A verwendet. In einem Ausführungsbeispiel wird der Rauschenformende Block in Kombination mit dem modifizierten PLL gemäß 2 verwendet, in welchem der MUX sich an dem Ausgang des VCO befindet.

Claims (18)

  1. Ein integrierter Schaltkreis für die Frequenzmultiplikation/Frequenzteilung mit niedrigem Jitter für die Multiplikation/Teilung der Frequenz eines Referenzsignals, wobei der Schaltkreis die folgenden Komponenten umfasst: ein Phase Lock Loop, PLL, zur Generierung von einer Anzahl M von Taktphasen aus dem Referenzsignal; und ein Signalshifter, welcher als Multiplexer, MUX (31) ausgestaltet ist und welcher elektrisch mit dem PLL gekoppelt ist um das Referenzsignal alle K/M Zyklen um ein Phase zu verschieben, wobei der MUX (31) elektrisch an den Ausgang des PLL gekoppelt ist und wobei (K + 1)/K eine Teilerzahl darstellt und K/(K – 1) eine Multiplikatorzahl ist, dadurch gekennzeichnet, dass der Schaltkreis weiter einen Quantisierer (44) umfasst, der elektrisch mit dem MUX (31) gekoppelt ist um den Eingang des MUX zu steuern.
  2. Der Schaltkreis nach Anspruch 1, wobei der Quantisierer (44) ein Zufallszahlengenerator ist um eine Zufallszahl zu generieren, die zu dem Ausgang eines Zähler hinzuaddiert wird, um den Eingang des MUX (31) zu steuern.
  3. Der Schaltkreis nach Anspruch 1, wobei der Quantisierer (44) ein Zufallszahlengenerator ist um den Wert 1 zu dem Ausgang eines Zählers hinzuzufügen oder den Wert 1 von dem Ausgang einer Zählers zu Zufallsintervallen abzuziehen, um den Eingang des MUX (31) zu steuern.
  4. Der Schaltkreis nach Anspruch 1, wobei der Quantisierer (44) ein Zufallszahlengenerator ist um eine Zufallszahl zu generieren, die zu dem Ausgang eines Zähler zu zufälligen Zeitintervallen hinzuaddiert wird, um den Eingang des MUX (31) zu steuern.
  5. Der Schaltkreis nach Anspruch 1, wobei der Quantisierer (44) ein Schaltkreis ist, der ein Sigma-Delta Rauschen formt.
  6. Der Schaltkreis nach Anspruch 1, wobei der Quantisierer (44) ein Block zum Formen von Rauschen ist, der elektrisch mit dem Ausgang eines Zähler gekoppelt ist um den MUX (31) zu steuern, wobei der Block zum Formen von Rauschen eine Übertragungsfunktion wie folgt aufweist: Z–1/(1 – Z–1).
  7. Der Schaltkreis nach Anspruch 1, wobei der MUX (31) elektrisch in einer Rückführungsschleife des PLL angeordnet ist.
  8. Der Schaltkreis nach Anspruch 7, der weiter einen Zähler umfasst, der elektrisch mit dem MUX (31) gekoppelt ist um den Eingang des MUX zu steuern.
  9. Der Schaltkreis nach Anspruch 8, wobei der Zähler den Eingang des MUX (31) steuert um die Periode des Referenzsignals von T nach T + T/M für die Frequenzteilung auszudehnen.
  10. Der Schaltkreis nach Anspruch 8, wobei der Zähler den Eingang des MUX (31) steuert um die Periode des Referenzsignals von T nach T – T/M für die Frequenzmultiplikation zu reduzieren.
  11. Der Schaltkreis nach Anspruch 7, wobei der Quantisierer (44) eine der folgenden Komponenten ist: a) ein Abhacker; b) eine Zufallszahl, die zu dem Ausgang des Zähler addiert wird, um den MUX (31) zu steuern; c) ein Block zum Formen von Rauschen, der elektrisch an den Ausgang eines Zählers gekoppelt ist um den Eingang des MUX (31) zu steuern; und d) ein Schaltkreis zum Formen eines Sigma-Delta-Rauschens.
  12. Der Schaltkreis nach Anspruch 7, wobei der Quantisierer (44) ein Abhacker ist, wobei der Abhacker j wichtigste Bits von dem Ausgang eines Zähler ausgibt um den MUX (31) zu steuern.
  13. Ein Verfahren für die Multiplikation/Teilung der Frequenz eines Referenzsignals mit niedrigem Jitter, wobei das Verfahren die folgenden Schritte umfasst, Verwenden einer Phase Lock Loop, PLL, zur Generierung von einer Anzahl M von Taktphasen aus dem Referenzsignal; Koppeln eines Multiplexers MUX (31) an den Ausgang der PLL um das Referenzsignal alle K/M Zyklen um eine Phase zu verschieben, wobei (K + 1)/K eine Teilerzahl darstellt und K/(K – 1) eine Multiplikatorzahl ist, dadurch gekennzeichnet, dass der Schritt des Verschiebens die Verwendung eines Quantisierer (44) umfasst, der elektrisch mit dem Multiplexer MUX (31) gekoppelt ist um zu quantisieren und den Eingang des MUX zu steuern.
  14. Das Verfahren nach Anspruch 13, wobei der Schritt des Quantisierens einen der folgenden Schritte umfasst: a) Abhacken eines oder mehrerer Bits eines Signals; b) Generieren einer Zufallszahl und Addieren der Zufallszahl zu vorbestimmten Zeitintervallen zu dem Ausgang eines Zählers um den Eingang des MUX (31) zu steuern; c) zu zufälligen Zeitintervallen das Hinzufügen oder das Abziehen des Wertes 1 von dem Ausgang eines Zählers um den Eingang des MUX (31) zu steuern; und d) Erzeugen einer Zufallszahl und Addieren der Zufallszahl zu zufälligen Zeitintervallen zu dem Ausgang eines Zählers um den Eingang des MUX (31) zu steuern.
  15. Das Verfahren nach Anspruch 14, wobei der Schritt des Quantisierens das Abhacken eines oder mehrerer Bits eines Signals umfasst, wobei der Schritt des Abhackens umfasst, dass p wenig wichtige Bits abgehackt werden und j wichtigste Bits von dem Ausgang eines Zählers ausgegeben werden um den Eingang des MUX (31) zu steuern.
  16. Das Verfahren nach Anspruch 13, wobei der Schritt des Quantisierens umfasst, dass ein Block zum Formen von Rauschen elektrisch an den Ausgang eines Zählers gekoppelt wird um den Eingang des MUX (31) zu steuern.
  17. Das Verfahren nach Anspruch 16, wobei der Block zum Formen von Rauschen eine Übertragungsfunktion von Z–1/(1 – Z–1) aufweist.
  18. Der Schaltkreis nach Anspruch 9 oder 10, wobei der Schritt des Quantisierens den Gebrauch einer Technik zum Formen eines Sigma-Delta-Rauschens umfasst um den Eingang des MUX (31) zu steuern.
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