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Die
vorliegende Anmeldung betrifft allgemein automatische Testausrüstung und
insbesondere Zeitsteuerungsschaltungen zur Prüfung von Elektronik in automatischen
Testsystemen.
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Jüngste Entwicklungen
bei Mischsignal-Produkten für
Multimedia-Video, Datenumwandlung und das Internet haben die Nachfrage
nach schnelleren, genaueren und komplexeren Systemen zur Prüfung dieser
Produkte angespornt. "Mischsignal"-Produke stellen
eine Mischung aus analoger und digitaler Funktionalität bereit
und weisen zum Beispiel Analog/Digital-Umsetzer, Digital/Analog-Umsetzer,
Modems, Steuereinrichtungen für
Speicherplattenlaufwerke, Senderempfänger-Übertragungsstrecken, digitale
Rundfunkgeräte
und Hochgeschwindigkeitsinterpolatoren auf. Um Mischsignal-Produkte
zu prüfen,
versorgt eine automatische Testausrüstung (ATE) im allgemeinen
sowohl analoge als auch digitale Prüfressourcen, oftmals gleichzeitig
und mit hoher Geschwindigkeit.
EP
0 709 967 offenbart eine Schaltung zur Erreichung hoher
Geschwindigkeiten zum Beispiel unter Verwendung von CMOS-Technik.
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1 stellt
einen Aufbau zur Prüfung
eines Analog/Digital-Umsetzers (ADC), eines geläufigen Mischsignal-Produkts,
dar. Eine zu prüfende
Einheit (UUT) 112 weist einen ADC 114 auf, der
mit einem Testsystem 110 verbunden ist. Das Testsystem
legt ein analoges Signal an den ADC über eine analoge Quelle 116 an
und empfängt
digitale Codes vom ADC über
die digitale Ein-/Ausgabeeinrichtung (I/O) 120. Ein Taktgeber 118 übergibt
ein Taktsignal an den ADC 114. Wenn der ADC richtig arbeitet,
stellen die durch den ADC erzeugten digitalen Codes die Zustände des
analogen Signals zu Zeitpunkten dar, die durch den Taktgeber 118 definiert
werden. Bei jeder aktiven Flanke des Taktgebers 118 führt der
ADC eine neue Umsetzung des analogen Signals durch und erzeugt einen
neuen digitalen Ausgabewert – ein Vorgang,
der als "Abtastung" bezeichnet wird.
Normalerweise weist das Testsystem 110 auch einen Computer
(nicht abgebildet) auf, der die digitalen Werte von der Digital-I/O 120 liest
und prüft,
um nachzuweisen, daß der
ADC richtig arbeitet.
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Die
Prüfung
von Mischsignal-Vorrichtungen wie etwa des ADC von 1 schließt üblicherweise die Änderung
der Frequenz des Abtast-Taktsignals ein, um sich der maximalen spezifizierten
Arbeitgeschwindigkeit der Vorrichtung anzunähern oder sie zu überschreiten.
Wir haben erkannt, daß es
ebenfalls erwünscht
wäre, das
Tastverhältnis
und die Impulsbreite des Abtast-Taktsignals zu ändern. Mischsignal-Vorrichtungen
spezifizieren oft Eigenschaften wie etwa Rauschabstand (SNR) und
Verzerrung. Diese Eigenschaften ändern
sich als eine Funktion des Tastverhältnisses oder der Impulsbreite
des angelegten Abtasttaktes. Die Fähigkeit, das Tastverhältnis und
die Impulsbreite des Abtasttaktes zu ändern, würde folglich die Mischsignal-Prüfung und -Charakterisierung
unterstützen.
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Wie
alle elektronischen Vorrichtungen erzeugen Mischsignal-Vorrichtungen
von Natur aus ein Rauschen. Wie in 2b gezeigt,
erzeugt ein ADC, der ein Eingangssignal empfängt, das aus drei reinen Tönen besteht,
ein Leistungsspektrum, das diese drei Töne erkennen läßt, zuzüglich einer
Vielzahl von Rauschkomponenten. Verglichen mit diesem tatsächlichen
Leistungsspektrum erzeugt das in 2a gezeigte
Leistungsspektrum eines idealen, theoretischen ADC kein Rauschen.
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Eine
der Möglichkeiten,
wie sich das Rauschen in ATE-Systemen äußert, ist in Form von "Jitter" im Taktsignal. "Jitter" ist ein Taktungsfehler
eines periodischen Signals, meßbar
in Sekunden und beobachtbar als zufällige zeitliche Verschiebungen
der Signalflanken von Takt zu Takt relativ zu ihren idealen oder
mittleren Positionen.
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3-5 stellen
die Auswirkungen von Jitter auf digitale Werte dar, die von einem
idealen ADC abgerufen werden, der auf die in 1 gezeigte Weise
konfiguriert ist. 3 stellt einen idealen Fall dar:
Ein reiner Ton 318 wird durch den idealen ADC mit einem
jitterfreien Taktsignal 312 abgetastet, um eine diskrete
Taktdarstellung 310 zu erzeugen. Da es keinen Jitter gibt,
ist die Abtastperiode 316 zwischen zwei beliebigen benachbarten
Taktimpulsen vollkommen regelmäßig. In 4 tastet
der gleiche ideale ADC den gleichen reinen Ton 318 ab;
der Abtast-Takt unterliegt jedoch Jitter. Der Jitter erscheint als
Unregelmäßigkeit
in den Intervallen zwischen benachbarten Impulsen 416 des
Taktsignals 412. Obwohl die abgetasteten Werte 414 die
Werte des Eingangstons 318 in dem Moment, an dem der Abtastwert
aufgenommen wird, perfekt darstellen, ist der Abstand zwischen den
abgetasteten Werten 414 unregelmäßig.
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5 stellt
die Auswirkung des Jitters von 4 auf ein
herkömmliches
Testsystem dar. Die abgetasteten Daten 510 sind die gleichen
wie die Daten 410 von 4, abgesehen
davon, daß die
Daten in einen regelmäßigen Abstand
gebracht worden sind. Ohne eine Möglichkeit zur Korrektur des
Taktjitters wird ein ATE-System die abgetasteten Daten verarbeiten,
so als würden
die Flanken regelmäßig auftreten – genau
wie in 5 gezeigt. Im Gegensatz zum perfekten Ton 318,
der abgetastet wurde, enthalten die Ausgangswerte 510 Rauschen.
Soweit die ATE bestimmen kann, sind die Auswirkungen des Taktjitters
vom Amplitudenrauschen im ADC oder einer analogen Quelle nicht zu
unterscheiden.
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Frühere Methoden
haben versucht, den Jitter bei der Mischsignal-Prüfung zu
verringern. Gemäß einer
Methode wird ein frei schwingender Kristalloszillator anstelle des
ATE-Taktgebers 118 verwendet. Der frei schwingende Kristall
ist auf eine Weise, die der von 1 ähnelt, direkt
mit dem Takteingang der UUT verbunden. Kristalloszillatoren sind
von Natur aus stabil und sind mit sehr wenig Jitter erhältlich.
Darum verringert die Methode mit frei schwingendem Kristalloszillator
den durch die ATE hervorgerufenen Jitter.
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Weil
der Kristalloszillator frei schwingt, ist seine Periode jedoch nicht
von selbst mit der Periode des ATE-Taktgebers synchronisiert, das
heißt,
die beiden Takte sind nicht "kohärent". Der ADC nimmt bei
jeder aktiven Flanke des Kristalloszillators eine neue Umwandlung
vor, aber die Digital-I/O 120 fragt Werte vom ADC unter
Steuerung eines getrennten, nämlich
des ATE-Taktgebers ab. Die Nicht-Kohärenz fügt den abgetasteten Daten Rauschen
hinzu.
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6a zeigt
das Leistungsspektrum eines reinen Tons, der durch einen idealen
ADC abgetastet und durch einen idealen Kristalloszillator getaktet, aber
durch einen nicht-kohärenten
ATE-Taktgeber gelesen wurde. Das resultierende Leistungsspektrum
offenbart ausgeprägte "Ränder" um den Eingangston herum. 6b zeigt
ein Leistungsspektrumn, das unter identischen Bedingungen erworben wurde,
ausgenommen, daß die
beiden Takte kohärent
sind. Verglichen mit dem durch die kohärenten Takte erzeugten Leistungsspektrum
ist das durch die nicht-kohärenten
Takte erzeugte Leistungsspektrum breiter. Das breitere Spektrum
benötigt
mehr Zeit zur Verarbeitung und reduziert somit den Durchsatz des Testers.
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Mit
der Methode des frei schwingenden Takts werden auch Fehler durch "Windowing" des Eingangssignals
eingeführt. "Windowing" ist ein bekannter
DSP-Algorithmus, bei dem Daten über
ein vorbestimmtes Zeitintervall gesammelt und Abtastwert für Abtastwert
durch eine Fensterfunktion vervielfacht werden. Die Methode des
frei schwingenden Takts erfordert Windowing, weil die analoge Quelle 116 nicht
von selbst mit dem Takt des ADC synchronisiert ist. Somit hat die
ATE keine direkte Kontrolle darüber, wann
eine komplette Periode des Eingangssignals abgetastet worden ist.
Das Windowing schneidet periodische Signale mittendrin ab und verzerrt
das Leistungsspektrum abgetasteter Signale.
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Ein
zweiter Ansatz zur Verringerung des Taktjitters wird von Fang Xu
in der internationalen Patentanmeldung PCT/US 97/10753 offenbart,
die am 26. Juni 1997 angemeldet, am 30. Dezember 1998 veröffentlicht
und auf Teradyne, Inc. übertragen
wurde. In dieser Anmeldung offenbart Xu ein Bandfilter hoher Güte, das
aus einer Anordnung von Übertragungsstrecken-Stichleitungen
von einem Viertel Wellenlänge
gebildet wird. Das Filter ist in Reihe zwischen einen digitalen
Kanal der ATE (oder einer anderen Signalquelle) und der UUT geschaltet.
Xus Filter funktioniert, indem er eine vorbestimmte Basisfrequenz
und ihre ungeraden Harmonischen durchläßt, aber alle anderen Frequenzen
dämpft.
Perfekte Rechteckwellen enthalten nur ungerade Harmonische. Somit
läßt Xus Filter
Rechteckwellen ungedämpft
durch. Andere Tastverhältnisse
als 50% entsprechen jedoch geraden Harmonischen, und Xus Filter
eliminiert sie. Da Jitter zufälligen Änderungen im
Tastverhältnis
gleicht, verringert Xus Filter Jitter, während er die Rechteckwellenform
und Flankensteilheit erhält.
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Weil
seine Frequenzantwort durch die Geometrie seiner Bestandteile festgelegt
ist, arbeitet Xus Filter im allgemeinen nur auf einer Frequenz.
Diese Begrenzung wirkt sich negativ auf die ATE-Programme aus, die Vorrichtungen vorzugsweise über einen Bereich
von Betriebsbedingungen prüfen.
Wenngleich es möglich
ist, Xus Filter zu modifizieren, so daß er variable Frequenzen erzeugt,
sind die modifizierten Filter ziemlich groß. Xus Filter werden außerdem für niederfrequente
Signale größer. Da
in ATE-Systemen Platz nahe der UUT häufig knapp ist, ist Xus Filter
dort unzweckmäßig, wo
niedrige oder variable Frequenzen erwünscht sind. Obendrein blockiert
Xus Filter eigens Tastverhältnisse,
die sich von 50% unterscheiden, und ist somit für Anwendungen ungeeignet, in
denen Benutzer das Tastverhältnis ändern möchten.
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Unter
Beachtung des vorhergehenden Hintergrunds ist es eine Aufgabe der
Erfindung, einen Taktgeber mit steuerbarem Tastverhältnis bereitzustellen.
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Es
ist eine weitere Aufgabe der Erfindung, eine unabhängige Steuerung
der Vorder- und Hinterflanken des Takts bereitzustellen.
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Eine
weitere Aufgabe ist die Verringerung des Jitters sowohl an den Vorder-
als auch an den Hinterflanken des Takts.
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Noch
eine weitere Aufgabe ist die Synchronisierung der Aktivitäten der
ATE, um die Kohärenz
des Testers zu begünstigen.
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Um
die vorhergehenden Aufgaben und andere Aufgaben und Vorteile zu
erreichen, wird eine Zeitsteuerungsschaltung bereitgestellt wie
in Anspruch 1 definiert. Die Zeitsteuerungsschaltung verringert
den Jitter des Eingangstakts wesentlich und steuert das Tastverhältnis des
Ausgangstakts.
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Gemäß der Erfindung
wird ein entsprechendes Verfahren zur Erzeugung eines jitterarmen
Taktsignals bereitgestellt wie in Anspruch 15 definiert.
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Optionale
Merkmale der Erfindung werden durch die abhängigen Ansprüche 2 bis
14 und 16 bis 23 definiert.
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KURZBESCHREIBUNG
DER ZEICHNUNGEN
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Die
Erfindung wird durch Bezugnahme auf die folgende ausführlichere
Beschreibung und die beigefügten
Zeichnungen besser verstanden, wobei diese zeigen
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1 ist
ein Blockschaltbild eines Mischsignal-Prüfaufbaus gemäß dem Stand
der Technik;
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2A und 2B sind
Diagramme, die die Leistungsspektren eines Signals ohne Rauschen (2A)
und mit Rauschen (2B) darstellen;
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3 ist
ein Diagramm, das die diskrete Abtastung eines reinen Tons mit einem
Null-Jitter-Takt darstellt;
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4 ist
ein Diagramm, das die diskrete Abtastung des reinen Tons von 3 mit
einem Takt darstellt, der Jitter hat;
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5 ist
ein Diagramm, das die Auswirkung von Jitter auf den abgetasteten
Ton von 3 zeigt;
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6A und 6B zeigen
die Auswirkung der Taktkohärenz
auf Leistungsspektren eines abgetasteten reinen Tons. Die Takte
sind in 6B kohärent und in 6A nicht-kohärent;
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7 ist
ein Blockschaltbild einer Zeitsteuerungsschaltung, die gemäß der Erfindung
aufgebaut ist;
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8a ist
eine schematische Ansicht des Kombinators von 7;
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8b ist
ein Zeitsteuerungsdiagramm des Kombinators von 8a;
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9 ist
ein Blockschaltbild der PLLs von 7;
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10 ist
ein Blockschaltbild des Oszillators von 9;
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11A ist eine schematische Ansicht des Phasendetektors
von 9;
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11B ist eine schematische Ansicht der Filterschaltung
von 9;
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12A ist ein Blockschaltbild des ersten Frequenzteilers
von 9;
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12B ist ein Blockschaltbild des Selektors von 9;
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13 ist
ein Blockschaltbild eines Lock-Detektors, der in Verbindung mit
der Zeitsteuerungsschaltung von 7 verwendet
wird;
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14 ist
ein Zeitsteuerungsdiagramm, das die durch die Zeitsteuerungsschaltung
von 7 durchgeführte
Regeneration eines Eingangstaktsignals zeigt, wobei der regenerierte
Takt das Tastverhältnis
des Eingangstakts erhält;
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15 und 16 sind
Zeitsteuerungsdiagramme, die die durch die Zeitsteuerungsschaltung von 7 durchgeführte Frequenzvervielfachung
eines Taktsignals zeigen, wobei die Impulsbreite des vervielfachten
Takts durch die Impulsbreite des Eingangstakts gesteuert wird;
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17 ist
ein Zeitsteuerungsdiagramm, das zeigt, wie die Zeitsteuerungsschaltung
von 7 aus unterschiedlichen Eingangstakten identische
Ausgangstakte erzeugen kann, wenn sie mit Frequenzvervielfachung
betrieben wird; und
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18 ist
ein Blockschaltbild eines ATE-Aufbaus zur Prüfung einer Mischsignal-Vorrichtung
unter Verwendung der Zeitsteuerungsschaltung von 7.
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BESCHREIBUNG
DER BEVORZUGTEN AUSFÜHRUNGSFORM
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Die
Zeitsteuerungsschaltung gemäß der Erfindung
arbeitet als Teil des Mischsignal-Prüfsystems CatalystTM von
Teradyne, wenngleich sie in einer Vielzahl von Umgebungen verwendet
werden kann. Das CatalystTM-Prüfsystem
weist einen 100 MHz-Mastertakt und eine Vielzahl von digitalen Hochgeschwindigkeitskanälen (HSDs),
die mit einer UUT verbunden sein können, zur digitalen Überprüfung der
UUT auf. Eine Vielzahl von Taktgeneratoren empfängt den Mastertakt und leitet
daraus auf der Grundlage von Benutzereingaben Frequenz und Frankenlagen
für die
HSDs ab. Das Tastverhältnis
eines HSD kann von nahezu null bis nahezu einhundert Prozent variiert werden,
indem die Lage der ansteigenden und abfallenden Flanken des HSD
in Schritten von 10 Picosekunden (10·10–12 Sekunden)
variiert wird. Die Frequenz eines HSD kann von Gleichspannung bis
200 MHz variiert werden.
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Das
CatalystTM-Prüfsystem weist auch analoge
Quellen und Empfänger
auf, um analoge Auslöseimpulse
an die UUT zu übergeben
und analoge Antworten von ihr zu empfangen. Die analogen Quellen
und Empfänger
empfangen eine digitale Steuerung, um unter Führung des Mastertakts diskrete Ausgangspegel
zu erzeugen oder diskrete Eingangspegel zu erfassen.
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Das
CatalystTM-Prüfsystem weist auch eine Digital-I/O
zum Lesen und Schreiben digitaler Worte von der bzw. zur UUT auf,
wiederum gemäß der durch
den Mastertakt gesteuerten Zeitsteuerung. Die HSDs, die analogen
Quellen und Empfänger
und die Digital-I/O leiten ihre Zeitsteuerungskenngrößen alle vom
gleichen Mastertakt ab und sind somit alle "kohärent".
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Da
der CatalystTM-Mastertakt die Zeitsteuerung
der HSDs, der analogen Quellen und Empfänger und der Digital-I/O steuert, äußert sich
Jitter im Mastertakt in jedem dieser Systemkomponenten. Da der Jitter
im Mastertakt jedoch all diesen Komponenten gemeinsam ist, steuert
der Mastertakt-Jitter nur leichte Fehler bei. Zum Beispiel kann
eine HSD-Flanke aufgrund von Jitter verschoben sein, und ein ADC kann
daher früher
oder später
getaktet sein als er sollte. Aber die analoge Quelle, die den ADC
speist, wird um das gleiche Intervall verschoben. Da die Verschiebung
für den
Takt und die Quelle gleich ist, heben sich die Fehler größtenteils
auf. Jedwede aus der Verschiebung resultierende Fehler verschwinden
im wesentlichen aus den durch den ADC erzeugten digitalen Codes.
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Nicht
jeder Jitter löscht
sich aus. Wir haben erkannt, daß die
Taktgeneratoren, die die HSD-Signale ableiten, Jitter zu den HSD-Ausgängen hinzufügen, der
dem Rest des Systems nicht eigen ist. Anders als der gemeinsame
Jitter, der über
das gesamte System hinweg "korreliert" ist, fügt dieser "unkorrelierte" Jitter Fehler hinzu,
die die Genauigkeit des Prüfsystems
begrenzen.
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Die
Zeitsteuerungsschaltung gemäß der Erfindung
verringert unkorrelierten Jitter, während korrelierter Jitter erhalten
bleibt. Tests der Zeitsteuerungsschaltung gemäß der Erfindung haben eine Verringerung
des unkorrelierten Jitters von bis zu 19 Picosekunden auf weniger
als 1 Picosekunde RMS gezeigt.
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GESAMTAUFBAU
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7 stellt
eine Zeitsteuerungsschaltung 700 gemäß der Erfindung dar. Ein Eingangssignal 710a,
zum Beispiel ein Signal von einem HSD, hat eine vordefinierte Frequenz
und ein vordefiniertes Tastverhältnis
und ist mit einem Eingang einer Differenzschaltung 710 verbunden.
Die Differenzschaltung 710 hat einen nichtinvertierenden
Ausgang 710b und einen invertierenden Ausgang 710c.
Bei ansteigenden Flanken des Eingangssignals 710a erzeugt
der nichtinvertierende Ausgang 710b der Differenzschaltung ansteigende
Flanken und der invertierende Ausgang 710c erzeugt abfallende
Flanken. Bei abfallenden Flanken des Eingangssignals 710a erzeugt
der nichtinvertierende Ausgang 710b abfallende Flanken
und der invertierende Ausgang 710c erzeugt ansteigende
Flanken.
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Die
Zeitsteuerungsschaltung 700 weist eine erste und zweite
Phasenregelschleife (PLL) 712 bzw. 714 auf. Der
nichtinvertierende Ausgang 710b der Differenzschaltung 710 ist
mit dem Eingang der ersten PLL 712 gekoppelt. Der invertierende
Ausgang 710c der Differenzschaltung ist mit dem Eingang
der zweiten PLL 714 gekoppelt. Vorzugsweise sind die erste
und zweite PLL 712 und 714 im wesentlichen identisch
und haben einen geringen eigenen Jitter. Die erste und zweite PLL
haben vorzugsweise auch einen sehr geringen zeitlichen Versatz zwischen
ihren Ausgängen,
das heißt,
die Phasendifferenz zwischen ihren Ausgängen ist die gleiche wie die
Phasendifferenz zwischen ihren Eingängen.
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Während des
normalen Betriebs synchronisieren sich beide PLLs auf Flanken ihrer
jeweiligen Eingangssignale. Da der eine Ausgang der Differenzschaltung 710 invertiert
ist, der andere aber nicht, richten sich die erste und zweite PLL
an Flanken entgegengesetzter Polarität des Eingangssignals 710a aus.
Wenn sich zum Beispiel das Ausgangssignal der ersten PLL an ansteigenden
Flanken des Eingangssignals 710a ausrichtet, richtet sich
das Ausgangssignal der zweiten PLL an abfallenden Flanken aus. Die
Ausgangssignale 712a und 714a der ersten und zweiten
PLL treffen am Kombinator 716 zusammen. Der Kombinator 716 kombiniert
diese Ausgangssignale, um einen Ausgangstakt mit Eigenschaften der Ausgangssignale
von beiden PLLs zu erzeugen.
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8a stellt
eine Ausführungsform
des Kombinators 716 gemäß der Erfindung
dar. Eine bistabile Kippstufe 810, zum Beispiel eine Setz/Rücksetz-Kippstufe,
empfängt
die Ausgangssignale 712a und 714a der ersten und
zweiten PLL am Setz- bzw. Rücksetz-Eingang.
Ein Signal von der ersten PLL, zum Beispiel ein Hochpegel, aktiviert
den Setz-Eingang der bistabilen Kippstufe 810 und bewirkt,
daß die
bistabile Kippstufe einen Zustand (zum Beispiel Q = hoch) annimmt.
Ein späteres
Signal von der zweiten PLL aktiviert den Rücksetz-Eingang der bistabilen
Kippstufe 810 und bewirkt, daß die bistabile Kippstufe einen
entgegengesetzten Zustand annimmt (zum Beispiel Q = tief). Die bistabile
Kippstufe 810 ändert
somit ihren Zustand einmal bei jeder Flanke des Eingangssignals
(wobei eine Frequenzvervielfachung von eins angenommen wird, wie
unten beschrieben). Die bistabile Kippstufe "setzt" als Antwort auf jede ansteigende Flanke
des Eingangssignals und "setzt
zurück" als Antwort auf
jede abfallende Flanke. Die bistabile Kippstufe 810 reproduziert
somit die zeitliche Lage beider Flanken des Eingangssignals 710a und
bewahrt somit die Impulsbreite und das Tastverhältnis des Eingangssignals.
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Die
oben beschriebene Arbeitsweise betrifft den Fall, wo die PLLs ohne
Frequenzvervielfachung arbeiten, das heißt, wo die Ausgangsfrequenz
gleich der Eingangsfrequenz ist. Die Zeitsteuerungsschaltung gemäß der Erfindung
ist jedoch nicht auf den Betrieb ohne Vervielfachung begrenzt. Die
PLLs können
mit einer Frequenzvervielfachung größer als Eins arbeiten. Unter
diesen Umständen ändert die bistabile
Kippstufe 810 ihren Zustand mit jedem Flankendurchgang
des Eingangssignals mehrmals. Die Arbeitsweise bei vervielfachten
Frequenzen ist unten mit Bezug auf 15-18 beschrieben.
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Die
meisten Setz/Rücksetz-Kippstufen
wie die bistabile Kippstufe 810 erzeugen einen unbestimmten
Zustand, wenn der Setz- und der Rücksetz-Eingang beide gleichzeitig
aktiv sind. Die bistabile Kippstufe 810 ist für diesen
Zustand anfällig, wenn
die Impulsbreiten am Setz- und am Rücksetz-Eingang länger als die erwünschte Ausgangsimpulsbreite
sind. Um Unbestimmtheit im Kombinator 716 zu vermeiden,
sind sowohl der Setz- als auch der Rücksetz-Eingang der bistabilen
Kippstufe 810 mit einer in Reihe geschalteten monostabilen
Kippstufe ausgerüstet.
Wie in 8a dargestellt, weist jede monostabile
Kippstufe ein Logikgatter 812 auf, zum Beispiel ein Differenz-NAND-Gatter,
und ein Verzögerungsglied 814,
das mit einem invertierenden Eingang des Logikgatters gekoppelt
ist. Wie in 8b gezeigt, wandelt jede monostabile
Kippstufe Taktsignale mit beliebig langen Impulsbreiten in Impulszüge mit Impulsbreiten
von feststehender Länge
um. Die Dauer der Impulsbreiten entspricht der Verzögerungszeit "Δ" des Verzögerungsglieds 814.
Vorzugsweise wird die Verzögerungszeit Δ als extrem
kurz ausgewählt,
zum Beispiel 500 Picosekunden, gerade lang genug, um die Haltezeit-Spezifikation
der bistabilen Kippstufe 810 zu erfüllen. Da die bistabile Kippstufe 810 einen
unbestimmten Zustand nur annimmt, wenn sich ihre Eingangsimpulse überschneiden, macht
die Begrenzung der Eingangs-Impulsbreiten auf 500 Picosekunden den
Weg zum Betrieb mit bis zu einem Gigahertz frei.
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Vorzugsweise
stellen die PLLs 712/714 ihre Ausgangssignale
als Differenzsignale bereit, und das NAND-Gatter 812 hat
Differenzeingänge.
Das Invertieren eines Eingangssignals des NAND-Gatters erfolgt durch
Kreuzung der Differenzsignale an seinem Eingang. Das Verzögerungsglied 814 besteht
vorzugsweise aus einer differentiellen Übertragungsleitungslänge mit
gesteuerter Impedanz, die innerhalb von abgeschirmten Ebenen der
Platine, auf der die monostabile Kippstufe implementiert ist, vergraben ist.
Alternativ kann das Verzögerungsglied 814 mit
einem oder mehreren Logikgattern oder mit einer handelsüblichen
Verzögerungsleitung
implementiert werden. Man sollte darauf achten, induzierten Jitter
zu minimieren, indem man Methoden verwendet, die dem Fachmann bekannt
sind.
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Vorzugsweise
werden die digitalen Bauelemente der Zeitsteuerungsschaltung 700 unter
Verwendung von positiver emittergekoppelter Logik (PECL) implementiert,
zum Beispiel aus der ECLinPS-LiteTM-Familie
von integrierten Schaltkreisen, hergestellt von der Motorola Inc.
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Als
eine Alternative zur Differenzschaltung 710 bewältigt jede
beliebige Schaltung, die phasenverschobene Ausgangssignale erzeugt,
die Aufgabe der unabhängigen
Steuerung beider Flanken des Taktsignals. In einer anderen Alternative
wird auf die Differenzschaltung 710 verzichtet, und die
PLLs sind so aufgebaut, daß sie
auf Flanken mit entgegengesetzter Polarität antworten.
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Im
Idealfall haben die erste und zweite PLL die gleiche Laufzeitverzögerung zwischen
ihren Eingängen
und Ausgängen.
Aufgrund von normalen Abweichungen in den Bauelement-Eigenschaften
können
die Laufzeitverzögerungen
jedoch nicht exakt aufeinander abgestimmt werden. Die resultierende zeitliche
Verschiebung zwischen den PLLs verzerrt die Beziehungen zwischen
ansteigenden und abfallenden Flanken, was dazu führt, daß die Ausgangsimpulse entweder
schmaler oder breiter als die entsprechenden Eingangsimpulse erscheinen.
Gemäß der Erfindung
wird die zeitliche Verschiebung durch Beeinflussung der Flankenlagen
der ansteigenden und abfallenden Flanken des Eingangssignals, zum Beispiel
eines Signals von einem HSD, kompensiert. Im CatalystTM-System
wird die HSD-Zeitsteuerung durch den Benutzer programmiert und durch
Systemsoftware gesteuert. Die Verschiebung zwischen den PLLs kann
gemessen werden und Flanken des HSD können individuell nachgeregelt
werden, um die PLL-Signale
auszurichten. Alternativ können
die PLLs jeweils eine variable Verzögerungsleitung aufweisen, die
nachgeregelt werden kann, um die Verschiebung zu kompensieren. Als
eine Variante dieses Prinzips kann eine PLL eine konstante spezifische Volumenverzögerung aufweisen,
und die andere kann eine variable Verzögerung aufweisen. Die variable
Verzögerung
wird ausgeglichen und hat einen hinreichenden Regelbereich, der
sich über
beide Seiten der spezifischen Volumenverzögerung erstreckt.
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AUFBAU DER
PHASENREGELSCHLEIFE
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9 ist
ein Blockschaltbild einer PLL, wie etwa der PLLs 712 und 714,
gemäß der Erfindung. Die
PLL 712/714 weist Bauelemente auf, die herkömmlicherweise
in PLL-Schaltungen zu finden sind, zum Beispiel einen Phasendetektor 910,
ein Schleifenfilter 912 und einen spannungsgesteuerten
Oszillator 916. Wie bekannt, hat der Phasendetektor 910 einen
ersten und zweiten Eingang und einen Ausgang. Das Ausgangssignal
des Phasendetektors ist proportional zu einer Phasendifferenz zwischen
Signalen am ersten und zweiten Eingang. Wie ebenfalls bekannt, stabilisiert
das Schleifenfilter 912 die Rückkopplung der PLL 712/714,
und der VCO 916 wandelt eine Spannung vom Schleifenfilter
in ein Signal mit einer Frequenz um, die sich mit der angelegten Spannung ändert.
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Zusätzlich zu
diesen Bauelementen, die üblicherweise
in PLL-Schaltungen vorkommen, weist die PLL 712/714 auch
einen ersten und zweiten Frequenzteiler 918 bzw. 924 auf.
Er weist auch einen programmierbaren Verstärker (PGA) 914 und
einen Selektor 920 auf. Der erste und der zweite Frequenzteiler
teilen jeweils die Ausgangsfrequenz des VCO durch eine vordefinierte
Konstante. Der PGA verstärkt
das Ausgangssignal des Schleifenfilters 912 mit einer programmierbaren
Verstärkung,
und der Selektor 920 läßt Ausgangs-
und Rückkopplungssignale
der PLL durch oder blockiert sie selektiv. Der Selektor 920 steuert
die Ausgangs- und Rückkopplungssignale
der PLL separat und ermöglicht
somit der PLL, Ausgangsimpulse zu überspringen, während die
PLL mit Rückkopplung
weiterarbeitet.
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Der
erste Frequenzteiler 918 ist im Vorwärtszweig der PLL angeordnet
und bewirkt die Teilung der VCO-Frequenz durch eine Konstante "N". Der zweite Frequenzteiler 924 ist
im Rückkopplungszweig
angeordnet und bewirkt die Teilung der Ausgangsfrequenz durch eine
Konstante "M". Da sich der erste
Frequenzteiler 918 im Vorwärtszweig der Rückkopplungsschleife
befindet, hat er keine Auswirkung auf die Frequenzvervielfachung
der geschlossenen Schleife der PLL – die Rückkopplung umgeht die Teilung.
Aber der zweite Frequenzteiler 924 beeinflußt die Verstärkung der
geschlossenen Schleife. Da die Rückkopplung
der PLL dazu neigt, die beiden Eingänge zum Phasendetektor 910 anzugleichen,
erhöht
sie die Frequenz des Ausgangssignals um einen Faktor M nach oben.
Der PLL zeigt somit eine Gesamtfrequenzvervielfachung gleich M.
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Die
PLL 712/714 ist dafür ausgelegt, zwischen 1 MHz
und 1 GHz – nahezu
einem Bereich von 10 Oktaven – zu
arbeiten. Der VCO 916 ist jedoch nur über einen Bereich von einer
Oktave variabel (zwischen 2 und 4 GHz, wie unten beschrieben). Darum schließt die Erfüllung der
Entwurfsziele der PLL die Änderung
der Teilerwerte über
einen großen
Bereich ein.
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Die Änderung
der Teilerwerte M und N verändert
die Leistungsfähigkeit
der PLL. Die Schleifenverstärkung
der PLL 712/714 ist umgekehrt proportional zum
Produkt M·N.
Mit "Schleifenverstärkung" wird die Gesamtverstärkung entlang
der Schleife bezeichnet, zum Beispiel die Verstärkung zwischen dem ersten und
zweiten Eingang des Phasendetektors 910. Auf bekannte Weise
beeinflußt
die Schleifenverstärkung einer
PLL die Einschwingzeit der PLL, die Genauigkeit, Stabilität und andere
Wechselstromeigenschaften. Wenn sie unkompensiert bliebe, würde jede
Veränderung
von M oder N die Schleifenverstärkung
der PLL 712/714 ändern und somit die Wechselstromeigenschaften
der PLL. Von besonderer Bedeutung ist, daß jede Änderung von M oder N die Fähigkeit der
PLL beeinträchtigen
würde,
Jitter aus ihrem Eingangssignal zu filtern.
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Um
zu vermeiden, daß dies
geschieht, wird der PGA 914 von der PLL 712/714 dafür verwendet, die
Auswirkungen der Frequenzteiler aufzuheben. Der PGA 914 arbeitet
so, daß er
als Antwort auf eine programmierbare Steuerung eine Spannungsverstärkung zwischen
seinem Eingang und Ausgang erzeugt. Die Verstärkung des PGA wird direkt proportional
zum Produkt M·N
variiert, um die Schleifenverstärkung
(und die Wechselstromeigenschaften) über den gesamten Bereich von
Ausgangsfrequenzen im wesentlichen konstant zu halten.
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Der
PGA 914 ist vorzugsweise zwischen dem Ausgang des Schleifenfilters 912 und
dem Eingang des VCO 916 angeordnet. Diese Anordnung ist jedoch
nicht entscheidend. Alternativ kann der PGA irgendwo im analogen
Signalweg der PLL 712/714 angeordnet sein. Zum
Beispiel könnte
der PGA 914 dem Schleifenfilter 912 vorangehen,
statt ihm zu folgen, oder könnte
in das Schleifenfilter 912 eingebaut sein. Gemäß einer
weiteren Alternative wird die Dynamik des Schleifenfilters 912 variiert,
um unterschiedliche Werte der Schleifenverstärkung zu erhalten, und ein
separater PGA ist nicht erforderlich.
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Der
PGA 914 kann aus handelsüblichen Bauelementen oder Kombinationen
davon hergestellt werden. In der bevorzugten Ausführungsform besteht
der PGA 914 aus zwei kaskadierten Kanälen eines AD604, vertrieben
von Analog Devices Incorporated in Norwood, Massachusetts. Die Gesamtverstärkung des
resultierenden PGA kann über
einen Bereich von 96 dB variiert werden.
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Vorzugsweise
weist die Zeitsteuerungsschaltung 700 ein anwenderprogrammierbares Gate-Array
(FPGA, nicht gezeigt) auf, um die PGA-Verstärkung sowie andere Funktionen
der Zeitsteuerungsschaltung zu steuern. Alternativ kann diskrete
digitale Logik verwendet werden. Die ATE kann die PGA-Verstärkung auch
direkt steuern, und zwar durch Schreiben in ein Register mittels
der Zeitsteuerungsschaltung.
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SPANNUNGSGESTEUERTER
OSZILLATOR
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Obwohl
spannungsgesteuerte Oszillatoren herkömmlicherweise in PLLs eingeschlossen
sind, ist der VCO 916 gemäß der Erfindung keine normale Ausführung. 10 stellt
den VCO 916 gemäß der Erfindung
dar. Der VCO 916 weist einen jitterarmen, stabilen Oszillator 1012 mit
einem Frequenzbereich von 2 GHz bis 4 GHz dar. Der Oszillator 1012 ist
vorzugsweise ein "YIG"-Oszillator, wie
etwa das Modell MLPB-0204 von Micro Lambda, Incorporated in Dayton,
Ohio. Der YIG-Oszillator weist eine Yttrium-Eisen-Granat-Kugel auf, die unter Verwendung
eines Dünnschichtprozesses
hergestellt wurde, um einen Resonator hoher Güte zu ergeben. Der Resonator
erzeugt eine Ausgangsfrequenz, die proportional zu einem angelegten
magnetischen Feld ist. Das magnetische Feld wird durch einen Permanentmagneten
innerhalb der Kugel geliefert, die separate elektromagnetische Spulen
zur Grobeinstellung und Feineinstellung des angelegten magnetischen
Feldes aufweist. Der Feineinstellungsport des YIG-Oszillators ist
auf 400 kHz bandbegrenzt und schützt
den Oszillator gegen Breitbandrauschen. Der YIG-Oszillator erreicht ein
sehr niedriges Phasenrauschen von –130 dBc/Hz bei einem Versatz
von 100 kHz von einer Trägerfrequenz
von 4 GHz.
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Der
VCO 916 weist einen Grobabstimmungstreiber 1016 auf,
der mit der Grobeinstellungsspule des YIG-Oszillators gekoppelt
ist. Der Grobabstimmungstreiber 1016 empfängt sein
Eingangssignal vom Digital/Analog-Umsetzer (DAC) 1014.
Der DAC und der Grobabstimmungstreiber legen eine ungefähre Arbeitsfrequenz
des YIG-Oszillators fest, wobei diese Frequenz einer erwarteten
Ausgangsfrequenz des YIG-Oszillators entspricht, wenn die PLL synchronisiert
ist. Vorzugsweise wird ein Kondensator über der Grobabstimmungsspule
angeordnet, um die Grobabstimmungsspule vor störendem Rauschen zu schützen.
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Der
VCO weist auch einen Feinabstimmungstreiber 1010 auf, der
mit der Feineinstellungsspule des YIG-Oszillators gekoppelt ist.
Durch Ansprechen der Rückkopplung
der PLL 712/714 konzentriert sich der Feinabstimmungstreiber 1010 auf einen
Wert, der die Ausgangsfrequenz präzise steuert.
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Das
Magnetfeld ist direkt proportional zum angelegten Strom. Darum stellen
die Grob- und Feinabstimmungstreiber 1016 und 1010 ihre
Ausgangssignale vorzugsweise in Form von Strömen bereit. Die Grob- und Feinabstimmungstreiber 1016 und 1010 sind
vorzugsweise spannungsgesteuerte Stromquellen.
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Alternativ
stellen die Grob- und Feinabstimmungstreiber Ausgangssignale in
Form von Spannungen bereit und sind darauf angewiesen, daß die YIG-Abstimmungsströme durch
den parasitären
Widerstand der Spulen entstehen. Jedoch kann die spannungsgesteuerte
Methode keine Änderungen des
Widerstandes der Steuerungsspulen infolge von Änderungen der Temperatur kompensieren.
Der Spulenwiderstand hängt
stark von der Temperatur ab, und eine Drift im Spulenstrom ändert die
Arbeitsfrequenz des YIG. Wenn sich der Strom durch die Grobabstimmungsspule
um eine hinreichend große Spanne ändert, ist
die Rückkopplung
nicht mehr imstande, die Änderung
auszugleichen, und die PLL kippt aus der Synchronisation. Für den Feinabstimmungstreiber
gilt, daß die
Spannungssteuerung der Feinabstimmungsspule eine Polstelle zur Übertragungsfunktion
der PLL hinzufügt.
Die hinzugefügte Polstelle
erschwert unnötig
die Stabilisierung der PLL.
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Vorzugsweise
wird der DAC 1014 unter Verwendung der gleichen Steuerungsquelle
wie der PGA 914 programmiert. Zum Beispiel steuert ein FPGA
sowohl den DAC 1014 als auch den PGA 914.
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PHASENDETEKTOR/SCHLEIFENFILTER
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11a und 11b stellen
den Phasendetektor 910 und das Schleifenfilter 912 gemäß der Erfindung
schematisch dar. Der Phasendetektor 910 weist einen digitalen
Phasendetektor 1110 auf, der mit einer spannungsgesteuerten
Stromquelle (VCCS) gekoppelt ist. Die VCCS weist Transistoren 1112, 1114, 1116 und 1118 und
die zugeordneten Vorwiderstände,
Kondensatoren und Dioden auf. Der digitale Phasendetektor 1110 erzeugt
Aufwärts-
und Abwärts-Ausgangsimpulse
und ihre Gegenstücke
als Antwort auf Phasendifferenzen zwischen einem Taktsignal an einem
Referenzeingang "R" und einem Taktsignal
an einem variablen Eingang "V". Die VCCS empfängt die
digitalen Ausgangssignale und erzeugt einen analogen Strom. Die
VCCS liefert und zieht Strom zu einer virtuellen Masse des Schleifenfilters 912 als
Antwort auf die Abwärts-
und Aufwärts-Impulse
vom digitalen Phasendetektor 1110.
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Vorzugsweise
wird der Stromfluß in
den Ausgangstransistoren 1112, 1114, 1116 und 1118 der VCCS
dauernd aufrechterhalten, um eine schnelle Antwortzeit zu begünstigen.
Die Stärken
der Ströme ändern sich
jedoch als Antwort auf die Ausgangssignale des digitalen Phasendetektors 1110.
Der digitale Phasendetektor 1110 ist vorzugsweise ein PECL-Bauelement
wie etwa Modell MCK 12140 der Motorola Inc.
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Die
Spannung V1 beträgt
vorzugsweise +5 V, V2 beträgt
+3 V und V3 beträgt –5 V, um
sowohl mit den PECL-Ausgängen
des digitalen Phasendetektors 1110 als auch mit der auf
Masse bezogenen analogen Elektronik des Schleifenfilters 912 kompatibel zu
sein. Logikfamilien und Versorgungsspannungen können jedoch innerhalb des Schutzbereichs
der Erfindung geändert
werden, wie dem Fachmann bekannt ist.
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Die
VCCS verringert den Jitter am Ausgang der PLL. Zuerst dämpft die
Differenzschaltung das Rauschen von der PECL-Versorgung. Weil das
Rauschen der PECL-Versorgung in beiden Schaltungszweigen der VCCS
gleich erscheint, ist das Rauschen im Gleichtakt. Darum heben sich
die Auswirkungen des Rauschens der PECL-Versorgung am Ausgang der
VCCS auf. Zweitens erhöht
die Differenzschaltung die Verstärkung
des Phasendetektors, was den Gesamtjitter der PLL verringert. Die
PLL erfordert einen bestimmten Vorwärtsverstärkungswert (das Produkt aus
den Verstärkungen
des Phasendetektors 910, des PGA des 914, des
VCO 916 und des Teilers 918), um seinen Ausgangsfrequenzbereich
zu erreichen. Wir haben erkannt, daß der PGA 914 mehr Rauschen
als der Phasendetektor 910 erzeugt. Durch Erhöhen der
Verstärkung
des Phasendetektors 910 kann die Verstärkung – und somit der Rauschbeitrag – des PGA
verringert werden, wodurch der Gesamtjitter der PLL verringert wird.
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Wie
in 11b gezeigt, ist das Schleifenfilter 912 als
Integrator ausgeführt.
Das Schleifenfilter weist einen Verstärker 1150, zum Beispiel
einen Operationsverstärker,
einen Rückkopplungskondensator 1154 und
einen Rückkopplungswiderstand 1152 auf. Der
Rückkopplungswiderstand 1154 arbeitet
mit dem Phasendetektor 910 zusammen, um bei Gleichspannung
in der Schleifenverstärkung
der PLL eine Polstelle zu bilden. Der Rückkopplungswiderstand 1152 fügt eine
Nullstelle zur Antwort der geschlossenen Schleife des Integrators
hinzu und hilft, die Gesamtrückkopplung
der PLL zu stabilisieren.
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Die
Polstellen und Nullstellen des Schleifenfilters 912 haben
eine dominierende Wirkung bei der Bestimmung der Frequenzantwort
der PLL insgesamt und haben deshalb auch eine dominierende Wirkung
auf die Jitter-Übertragungsfunktion.
Durch Anpassung der Polstellen und Nullstellen des Schleifenfilters 912 kann
die Jitter-Übertragungsfunktion der
PLL darauf zugeschnitten werden, Jitter unterschiedlicher Frequenzen
selektiv zu filtern.
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TEILERSCHALTUNG
UND SELEKTOR
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12a bzw. 12b stellen
den ersten Frequenzteiler 918 und den Selektor 920 gemäß der Erfindung
dar. Wie in 12a gezeigt, weist der erste
Frequenzteiler 918 einen Vor-Frequenzteiler 1210 auf,
der die Ausgangsfrequenz des YIG durch einen feststehenden Faktor
von 4 teilt. Der Vor-Frequenzteiler 1210 wird vorzugsweise
aus Galliumarsenid statt aus Silizium hergestellt, um den Frequenzbereich
des YIG-Oszillators
von 2 bis 4 GHz zu bewältigen.
Der Ausgang des Vor-Frequenzteilers 1210 ist mit einem
festen Halbierzähler 1212 und
dann mit einem programmierbaren 1:P-Verhältnis-Zähler 1214 gekoppelt.
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Wie
in 12b gezeigt, weist der Selektor 920 eine
erste und zweite Selektorvorrichtung 1250 bzw. 1252 auf.
Die Ausgänge
des Vor-Frequenzteilers 1210 und der beiden Zähler 1212 und 1214 sind mit
der ersten Selektorvorrichtung 1250 verbunden, wo sie durch
Betreiben eines Steuerungssignals 922b wahlweise zum Ausgang
der PLL durchgelassen werden. Die Ausgänge der Zähler 1212 und 1214 sind
auch mit der zweiten Selektorvorrichtung 1252 verbunden,
wo sie durch Betreiben eines Steuerungssignals 922a wahlweise
zum Phasendetektor 910 der PLL zurückgeführt werden.
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Durch
Verteilung der Ausgangs- und Rückkopplungssignale
zwischen dem ersten und zweiten Selektor 1250 und 1252 ermöglicht der
PLL gemäß der Erfindung,
daß unterschiedliche
Signale ausgegeben und rückgekoppelt
werden. Zum Beispiel kann die PLL den Ausgang des Vor-Frequenzteilers 1210 direkt
seinem Ausgang zuführen,
und zwar zur gleichen Zeit, da er den Ausgang des 1:P-Verhältnis-Zählers 1214 direkt
seiner Rückkopplung
zuführt. Somit
kann die PLL Signale mit höheren
Frequenzen ausgeben, als die Rückkopplung
nachführen
kann. Oftmals ist es erwünscht,
Impulse zu überspringen oder
andernfalls ein Taktsignal abzuschalten, während der Betrieb der PLL fortgesetzt
wird. Der Selektor 1250 stellt diese Fähigkeit bereit, indem er entweder
ein feststehenden hohen Zustand "1" oder einen feststehenden
niedrigen Zustand "0" auswählt, während die
PLL weiterhin mit dem Eingangssignal synchronisiert bleibt.
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SYNCHRONISATIONSDETEKTOR
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13 stellt
einen einfachen und wirksamen Phasensynchronisationsdetektor dar,
der in Verbindung mit der Erfindung verwendet wird. Die Abwärts- und
Aufwärts-Signale
vom digitalen Phasendetektor 1110 sind mit dem invertierenden
und dem nichtinvertierenden Eingang eines Differenzverstärkers 1310 gekoppelt.
Der Differenzverstärker 1310 erzeugt
eine positive Spannung als Antwort auf ein Abwärts-Signal und eine negative
Spannung als Antwort auf ein Aufwärts-Signal. Der Differenzverstärker weist
vorzugsweise ein Tiefpaßfilter
auf, um die positiven und negativen Abweichungen des Differenzverstärkers zu
mitteln. Alternativ kann ein getrenntes Tiefpaßfilter bereitgestellt werden.
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Der
Ausgang des Differenzverstärkers 1310 ist
mit einer Absolutwert-Schaltung 1312 verbunden, die positive
Signale sowohl für
positive als auch für negative
Eingangssignale erzeugt, und zwar auf eine Weise, die der Bildung
des Absolutwerts des Eingangssignals der Schaltung entspricht. Der
Ausgang der Absolutwert-Schaltung 1312 ist mit einem Eingang
eines Komparators 1314 verbunden. Ein Referenzsignal Vt ist mit einem anderen Eingang des Komparators
verbunden. Wenn die Anzahl der Abwärts-Impulse vom digitalen Phasendetektor 1110 gleich
der Anzahl der Aufwärts-Impulse
ist, ist die PLL synchronisiert. Als Antwort auf den synchronen Zustand
geht das Ausgangssignal der Absolutwert-Schaltung 1312 gegen
Null und kreuzt dabei die Referenzspannung. Der Komparator 1314 ändert dann
seinen Ausgangszustand. Vorzugsweise hat der Komparator 1314 eine
Eingangshysterese – sie erfordert
eine Bewegung an ihrem Eingang, die größer ist als der erwartete Rauschpegel,
um ihren Zustand zu ändern,
wenn sie synchron oder asynchron geworden ist.
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ANPASSUNG
DER PLL-ÜBERTRAGUNGSFUNKTION
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Unsere
Messungen haben gezeigt, daß unkorrelierter
Jitter ein Grundrauschen des Prüfsystems
bildet, das mit der Frequenz relativ konstant bleibt. Jitter, der
durch die PLL selbst induziert wurde (vor allem durch den VCO), überschreitet
dieses Grundrauschen bei niedrigen Frequenzen und nimmt exponentiell
ab, wenn sich die Frequenz vergrößert. Unsere
Messungen haben auch gezeigt, daß der meiste korrelierte Jitter
innerhalb von 2 oder 3 kHz um die HSD-Frequenz liegt. Wir haben
erkannt, daß die
negativen Auswirkungen des Jitters minimiert werden können, indem
die Bandbreite der PLL auf die Übergangsfrequenz
des durch die PLL hervorgerufenen Jitters und des unkorrelierten
Jitters eingestellt wird. In der bestimmten oben beschriebenen Hardware-Implementierung
ist diese optimale Einstellung ungefähr 5 kHz. Wenn die Bandbreite
der PLL auf diesen optimalen Wert eingestellt ist, läßt die PLL
den Löwenanteil
des korrelierten Jitters durch und filtert den Löwenanteil des VCO-Rauschens.
Die PLL filtert auch unkorrelierten Jitter oberhalb dieses optimalen
Werts.
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Durch
Variieren der Verstärkung
des PGA 914, wie oben beschrieben, kann die Schleifenbandbreite
auf ihrem optimalen Wert gehalten werden, unabhängig von den Werten M und N
der Frequenzteiler 924 und 914. Die PLL hält somit über den
vollen Bereich von Betriebszuständen
den Jitter auf einem Minimum.
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ARBEITSWEISE
DER ZEITSTEUERUNGSSCHALTUNG
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14-16 stellt
die Arbeitsweise der Zeitsteuerungsschaltung 700 für drei unterschiedliche
Frequenzvervielfachungswerte dar. Wie in 14 gezeigt,
hat die Zeitsteuerungsschaltung 700 eine Frequenzvervielfachung
von eins und empfängt ein
Eingangssignal 1410 mit einer Periode "P" und
einer Impulsbreite "Tw".
Die erste PLL 712 erzeugt ein erstes Taktsignal als Antwort
auf ansteigende Flanken des Eingangssignals 1410 und die
zweite PLL 714 erzeugt ein zweites Taktsignal als Antwort
auf abfallende Flanken des Eingangssignals 1410. Monostabile
Kippstufen im Kombinator 716 wandeln das erste und zweite
Taktsignal in eine erste und zweite Impulsfolge 1412 bzw. 1414 um.
Die Setz/Rücksetz-Kippstufe 810 fortlaufend
als Antwort auf die erste Impulsfolge 1412 einen "Setz"-Schritt und fortlaufend
als Antwort auf die zweite Impulsfolge 1414 einen "Rücksetz"-Schritt durch. Das resultierende Ausgangssignal
der Setz/Rücksetz-Kippstufe 810, der
Ausgangstakt 1416, hat als Antwort die auf die ansteigenden
Flanken des Eingangssignals 1410 ansteigende Flanken und
als Antwort auf die abfallenden Flanken des Eingangssignals 1410 abfallende Flanken.
Die Periode und die Impulsbreite des Ausgangstakts 1416 sind
die gleichen wie die Periode und die Impulsbreite des Eingangssignals 1410. Folglich
regeneriert die Zeitsteuerungsschaltung 700 den Eingangstakt 1410 unter
Wahrung des Tastverhältnisses
und der Impulsbreite.
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15 stellt
die Arbeitsweise der Zeitsteuerungsschaltung 700 mit einer
Frequenzvervielfachung von zwei dar. Die PLLs 712 und 714 erzeugen Takte
mit der doppelten Frequenz des Eingangstaktes 1510, und
monostabile Kippstufen wandeln die Takte in Impulsfolgen 1512 und 1514 um.
Die Setz/Rücksetz-Kippstufe 810 erzeugt
wie zuvor einen Ausgangstakt 1516 aus den Impulsfolgen.
Obwohl die Frequenz des Ausgangstaktes 1516 das Doppelte
der Eingangsfrequenz beträgt,
bleibt die Impulsbreite des Eingangstaktes erhalten.
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Ein
letztes Beispiel ist in 16 gezeigt.
Hier wird die Zeitsteuerungsschaltung mit einer Frequenzvervielfachung
von acht betrieben. Wie zuvor erzeugen die PLLs 712 und 714 jeweils
Ausgangssignale, dieses Mal jeweils mit der achtfachen Frequenz
des Eingangssignals 1610, und die monostabilen Kippstufen
wandeln die Takte in Impulsfolgen 1612 und 1614 um.
Der Ausgangstakt 1616 hat eine Frequenz gleich dem Achtfachen
der Frequenz des Eingangstaktes 1610.
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16 zeigt,
wie die Zeitsteuerungsschaltung verwendet werden kann, um relativ
kurze Ausgangsimpulse aus relativ langen Eingangsimpulsen zu erzeugen.
Somit kann die Zeitsteuerungsschaltung ebensogut zur Impulsbreitenteilung
wie zur Frequenzvervielfachung verwendet werden. Die Impulsbreitenteilung
ist besonders wünschenswert,
wenn der Benutzer Ausgangstakte mit kürzeren Impulsbreiten erzeugen
möchte,
als ein HSD bereitstellen kann.
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Die
Zeitsteuerungsschaltung teilt die Impulsbreite eines Eingangssignals
jedes Mal, wenn die Frequenzvervielfachung M bewirkt, daß die Periode des
Ausgangssignals der Zeitsteuerungsschaltung kürzer ist als die Impulsbreite.
Wie aus den Wellenformen von 14-16 ersichtlich
wird, sind die Ausgangsimpulsbreiten immer gleich dem Rest der Eingangsimpulsbreite,
geteilt durch die Ausgangsperiode. Die Ausgangsimpulsbreite kann
somit mathematisch wie folgt ausgedrückt werden: TwOut =
TwIn MODULO POut,
wobei POut = PIn/M (1)oder TwOut =
TwIn MODULO (PIn/M) (2)
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Durch
Kombination von Impulsbreitenteilung und Impulsüberspringen (siehe oben "Teilerschaltung und
Selektor") kann
die Zeitsteuerungsschaltung unabhängig sowohl die Impulsbreite
als auch die Frequenz ihrer Ausgangssignale steuern.
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Die
Zeitsteuerungsschaltung kann jedes erwünschte Ausgangssignal aus M
unterschiedlichen Eingangssignalen erzeugen. Wie in 17 dargestellt,
kann die Zeitsteuerungsschaltung ein Ausgangssignal 1710 aus
jedem der Eingangssignale 1720, 1730 oder 1740 erzeugen.
Alle diese Eingangssignale haben eine Frequenz gleich 1/3 der Frequenz
des Ausgangssignals; jedoch sind ihre Tastverhältnisse jeweils gleich 1/6,
1/2 und 5/6. Die unterschiedlichen Eingangssignale, die das gleiche Ausgangssignal
ergeben, können
durch die folgenden Beziehungen ausgedrückt werden: DutyIn =
1/M·(j
+ DutyOut) (3)oder TwIn =
j·POut + TwOut (4)wobei j =
alle ganzen Zahlen von 0 bis einschließlich (M – 1).
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Wenn
ein HSD mit Frequenzen nahe seiner Maximalgrenze betrieben wird,
hat der Benutzer die Flexibilität,
die Hochfrequenz-Anforderungen an den HSD zu minimieren, indem er
einen Wert für "j" etwa in der Mitte des oben angegebenen
Bereichs auswählt.
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VERFAHREN
DER PRÜFUNG
EINER UUT MIT DER ZEITSTEUERUNGS-SCHALTUNG
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18 stellt
einen Aufbau zur Prüfung
einer UUT 1814 unter Verwendung der Zeitsteuerungsschaltung 700 dar.
Das ATE-System 1810 weist einen Mastertakt 1818 auf.
Der Mastertakt erzeugt eine gemeinsame Zeitsteuerungsreferenz für die analoge Quelle 1816,
die Digital-I/O 1820 und den Taktgenerator 1824.
Da all diese Bauelemente auf den ATE-Mastertakt 1818 bezogen
sind, sind folglich all diese Bauelemente kohärent.
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Während einer
typischen Prüfung
der UUT 1814 programmiert ein Benutzer die analoge Quelle 1816 derartig,
daß sie
eine Prüf-Wellenform
erzeugt. Die Prüf-Wellenform
weist eine Abfolge diskreter Pegel auf, die als Antwort auf Taktimpulse
vom Mastertakt 1818 erzeugt werden. Als Antwort auf eine
Benutzereingabe leitet der Taktgenerator 1824 aus dem Mastertakt 1818 eine
erwünschte
Frequenz und Impulsbreite ab. Ein HSD 1826 gibt das erwünschte Taktsignal
aus, und die Zeitsteuerungsschaltung 700 erzeugt den erwünschten
Ausgangstakt.
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Wenn
die UUT 1814 angesprochen wird, erzeugt sie als Antwort
auf den Ausgangstakt von der Zeitsteuerungsschaltung 700 eine
Abfolge von digitalen Ausgangssignalen. Unter Benutzersteuerung
ruft die Digital-I/O 1820 die digitalen Ausgangssignale von
der UUT ab und meldet die Signale zur Verarbeitung an die ATE.
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Vorzugsweise
weist die ATE 1810 einen Softwaretreiber (nicht gezeigt)
zum Konfigurieren des HSD 1826 und der Zeitsteuerungsschaltung 700 auf,
um den erwünschten
Ausgangstakt zu erzeugen. Ein Benutzer legt vorzugsweise eine Frequenz
und eine Impulsbreite eines erwünschten
Ausgangstaktes fest. Der Softwaretreiber stellt dann gemäß der obigen
Gleichung (1) eine optimale Impulsbreite und Frequenz des HSD ein.
Der Treiber programmiert auch die Zeitsteuerungsschaltung 700 durch
Einstellen der Frequenzteiler, der PGA-Verstärkung und des Grobeinstellungswerts
des VCO 916.
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Die
kohärente
Konfiguration des ATE-Systems 1810 begünstigt eine genaue und effiziente
Prüfung.
Da alle Bauelemente unter Steuerung des Mastertaktes arbeiten, ist
der größte Teil
des Jitters des Mastertaktes 1818 allen Bauelementen gemeinsam. Dieser
gemeinsame oder korrelierte Jitter wird von der Zeitsteuerungsschaltung 700 durchgelassen
und steuert nur kleine Meßfehler
bei. Außerdem
wird der Großteil
des unkorrelierten Jitters durch die Zeitsteuerungsschaltung 700 gefiltert.
Somit steuert auch der unkorrelierte Jitter nur kleine Fehler bei.
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Weil
die durch die Zeitsteuerungsschaltung 700 begünstigte
Konfiguration kohärent
ist, verringert sie "Ränder" in den Leistungsspektrum
abgetasteter Signale und begünstigt
folglich die Genauigkeit. Durch die kohärente Konfiguration ist auch
das Windowing von Eingangsdaten nicht mehr notwendig. Da die ATE
die Erzeugung von analogen Signalen wie auch das Abtasten und Auslesen
der UUT und der Digital-I/O
steuert, braucht die ATE keine Eingangssignale durch Windowing willkürlich einzugrenzen,
bevor die digitale Signalverarbeitung durchgeführt wird. Die Rechenlast der
ATE wird verringert, da die ATE nicht genötigt ist, soviel Rauschen zu
verarbeiten.
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Die
Zeitsteuerungsschaltung 700 läßt sich reibungslos in aktuelle
ATE-Systeme integrieren. Die meisten ATE-Systeme haben einen Mastertakt,
der die Aktivitäten über die
gesamte ATE hinweg koordiniert. Die Zeitsteuerungsschaltung 700 kann
zu diesen Systemen hinzugefügt
werden, um ihre Leistungsfähigkeit
mit nur kleinen Änderungen
an der ATE zu verbessern. Die Zeitsteuerungsschaltung 700 verbessert
die Genauigkeit dieser ATE-Systeme, indem sie korrelierten Jitter
durchläßt und unkorrelierten
Jitter aus den digitalen Kanälen
filtert.
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Im
Betriebsbeispiel von 18 ist die UUT ein Analog/Digital-Umsetzer.
Es versteht sich jedoch, daß die
oben beschriebenen Prüfungsprinzipien auch
auf andere Mischsignal-Vorrichtungen wie etwa Digital/Analog-Umsetzer,
Modems, Steuereinrichtungen für
Speicherplattenlaufwerke, Senderempfänger-Übertragungsstrecken,
digitale Rundfunkgeräte und
Hochgeschwindigkeitsinterpolatoren anwendbar sind.
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Wenngleich
eine Ausführungsform
beschrieben wurde, können
viele alternative Ausführungsformen
oder Abwandlungen vorgenommen werden. Zum Beispiel bezieht die Anpassung
der PLLs zur Zurückweisung
unkorrelierten Jitters eine Tiefpaßfilterung der PLLs bei ungefähr 5 kHz
ein. Dies dient nur der Veranschaulichung. Die Filteranordnung kann
dafür modifiziert
werden, unkorrelierten Jitter überall
dort zu verringern, wo er auftritt. Zum Beispiel kann die Frequenzantwort
des Schleifenfilters verändert
werden, um eine andere Bandbreite bereitzustellen. Alternativ können die
PLLs Bandpaß-,
Bandsperren- oder Hochpaßfilter
oder Kombinationen davon verwenden, um nach Bedarf bestimmte Frequenzbänder des
Jitters anzustreben.
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Der
Eingang der oben beschriebenen Zeitsteuerungsschaltung ist ein HSD.
Die Zeitsteuerungsschaltung ist jedoch mit anderen Signalquellen innerhalb
des Testsystems oder mit externen Signalquellen verwendbar. Bei
anderen Anwendungen kann die Bandbreite der PLLs so angepaßt werden, daß die Jitter-Eigenschaften
der verwendeten Signalquelle entsprechen.