CN1756082B - 一种锁相回路抖动信号检测电路装置及其运作方法 - Google Patents
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Abstract
本发明涉及一种锁相回路抖动信号检测电路装置，包含：锁相回路单元，用以产生一频率稳定及一多频输出的信号；输入信号，电性连接于锁相回路单元；降频单元，电性连接于锁相回路单元与该输入信号；信号转换单元，电性连接于降频单元；数字运算单元，电性连接于信号转换单元；最大保持电路，电性连接于数字运算单元；以及自测输出信号，电性连接于该最大保持电路；该锁相回路单元输出反馈信号与该输入信号分别输入降频单元。本发明可有效降低测试锁相回路的抖动信号时所遭遇的高频信号，不会对锁相回路造成损坏影响，不需要更改锁相回路的原始设计格式。
Description
技术领域
本发明涉及一种锁相回路抖动信号检测电路装置及其运作方法，特别是涉及一种测试内建于电路设计锁相回路电路系统中进行抖动信号的测试的装置。
背景技术
在电子相关产品性能日益提高的趋势下，电子产品中所运用的集成电路(IC)元件其电路设计也就越来越复杂，IC元件置入了更多数以万计的晶体管，IC的各项功能测试的条件难度也就越来越严格。随着系统单芯片(System on a chip)的推广与应用，IC测试成本占IC销售价格的百分比不断提高，测试技术一跃成为IC性价比(Performance/Price)中一个重要的研究课题。
锁相回路(PLL)通常运用在芯片时钟合成、串行数据流的位符号计时复原(Bit and symbol timing recovery)及通信系统中分频多重进接(Frequency division multiple access)技术的射频载波(Radiofrequency carrier)等领域。在针对锁相回路进行测试时最感到困扰的问题即是在输入信号为高频信号下，发生了异常的信号抖动情形，此时锁相回路中抖动信号的频率可能达到原先输入信号信号频率的数倍或乃至数百倍，而造成不易测试出此一高频抖动信号的困境，或必须使用昂贵的高精密测试仪器进行测试来解决此一情形。
请参考图1，为现有锁相回路的抖动信号测试电路装置，包含有一检相器11电性连接于一输入信号01；一滤波器22电性连接于检相器11；一电压控制振荡器33电性连接于滤波器22；一分频器44电性连接于电压控制振荡器33及检相器11；其中电压控制振荡器33输出一输出信号02，分频器44输出一反馈信号03电性连接至检相器11。
锁相回路工作原理为，检相器11比较输入信号01与分频器44输出的反馈信号03的相位，而输出一正比于两者相位差的直流电压。滤波器22滤除从检相器11所输出的不需要的频率及噪声信号。经放大的直流电压输入电压控制振荡器33后，产生一多种频率输出的输出信号02，输出信号01经过分频器44降频某一倍数(假设为N倍)的频率后输出一反馈信号03至检相器11。最后相位锁定后，反馈信息03频率几乎相近于输入信号01，而输出信号02的频率为输入信号01的N倍。
当输入信号01发生了信号抖动情形，尽管在抖动频率范围极小的情形下，经过N倍的放大，在输出信号02将显示出极高频的信号，此时测试抖动信号将面临极严峻的高频测试条件，此一情况，当锁相回路运用在高频通信时，将产生更严重的高频的抖动信号。在高频信号处理不易的情况下，业界在高频条件下测试锁相回路时便需要购置昂贵的高频测试仪器设备与耗费更多的测试时间。
由上可知，上述现有锁相回路的抖动信号测试电路装置，在实际使用上，显然有很多不便与缺点，有待加以改善。
发明内容
本发明所要解决的技术问题在于提供一种锁相回路抖动信号检测电路装置及其运作方法，解决测试锁相回路的抖动信号时所产生的高频信号问题。
为了实现上述目的，本发明提供了一种锁相回路抖动信号检测电路装置及其运作方法，其特点在于，包含：一锁相回路单元，用以产生一频率稳定及一多频输出的信号；一输入信号，电性连接于该锁相回路单元，用以提供其工作所需的频率信号；一降频单元，电性连接于该锁相回路单元与该输入信号，用以降低信号的频率；一信号转换单元，电性连接于该降频单元，用以进行信号转换；一数字运算单元，电性连接于该信号转换单元，用于进行数字信号的运算；一最大保持电路，电性连接于该数字运算单元，用于保持最大信号的输出；以及一自测输出信号，电性连接于该最大保持电路，用以呈现该锁相回路单元的抖动信号情形；该锁相回路单元输出一反馈信号与该输入信号分别输入该降频单元。
上述锁相回路抖动信号检测电路装置，其特点在于，该锁相回路单元包含有：一检相器，电性连接该输入信号；一滤波器，电性连接该检相器，用于过滤不需要的频率与噪声；一电压控制振荡器，电性连接该滤波器，用于产生一频率为该输入信号的某倍数的多频信号；以及一分频器，电性连接该电压控制振荡器及该检相器以及该降频单元，用于分频某倍数于该电压控制振荡器所产生的多频信号，最后输出一反馈信号连接至该检相器与该降频单元。
上述锁相回路抖动信号检测电路装置，其特点在于，该滤波器为一高通滤波器、环形滤波器或低通滤波器。
上述锁相回路抖动信号检测电路装置，其特点在于，该降频单元包含有：一第一分频器，电性连接该输入信号，用于分频该输入信号的频率；及一第二分频器，电性连接该锁相回路的分频器所输出的反馈信号，用于分频该反馈信号的频率；其中该第一分频器与该第二分频器为分频倍数相同的分频器。
上述锁相回路抖动信号检测电路装置，其特点在于，该信号转换单元包含有：一第一频率电压转换器，电性连接该第一分频器，用于将频率信号转换为电压信号；一第二频率电压转换器，电性连接该第二分频器，用于将频率信号转换为电压信号；一第一模拟数字转换器，电性连接该第一频率电压转换器，用于将模拟信号转换为数字信号；及一第二模拟数字转换器，电性连接该第二频率电压转换器，用于将模拟信号转换为数字信号；其中该第一频率电压转换器与该第二频率电压转换器为转换功效相同的频率电压转换器；该第一模拟数字转换器与该第二模拟数字转换器为转换功效相同的模拟数字转换器。
上述锁相回路抖动信号检测电路装置，其特点在于，该数字运算单元包含有：一二补码器，电性连接该第一模拟数字转换器，用于将数字信号进行二补码运算；及一半加器，电性连接该第二模拟数字转换器及该二补码器，用于进行两数字信号半加运算。
本发明还提供一种锁相回路抖动信号检测电路装置的运作方法，其特点在于，包含有下列步骤：提供一输入信号；产生该锁相回路所输出的一反馈信号；传送该输入信号及该反馈信号至一降频单元；降频处理该输入信号及该反馈信号；转换频率信号为电压信号；转换模拟信号为数字信号；运算数字信号间的差值；保持接收信号的最大值后，作为一自测输出信号；以及测试该自测输出信号，以判断该锁相回路的抖动信号发生情况。
上述锁相回路抖动信号检测电路装置的运作方法，其特点在于，其中降频处理该输入信号及该反馈信号的步骤中，该输入信号与该反馈信号降频倍数相同.
上述锁相回路抖动信号检测电路装置的运作方法，其特点在于，该运算数字信号间差值得步骤，为执行数字信号相减运算。
本发明的功效，在于除了可有效降低测试锁相回路的抖动信号时所遭遇的高频信号外，不会对锁相回路造成损坏影响，不需要更改锁相回路的原始设计格式，并且本发明可提供一数字输出，并还拥有较佳的抗噪声能力。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1为现有锁相回路的抖动信号测试电路装置方块示意图；
图2为本发明锁相回路抖动信号检测电路装置方块示意图；
图3为本发明内建自我测试电路方块示意图；
图4为数字输出的最大保持电路方块示意图；及
图5为本发明锁相回路抖动信号检测电路装置运作方法流程示意图。
其中，附图标记：
01-输入信号，02-输出信号
03-反馈信号反馈信号
11-检相器，22-滤波器
33-电压控制振荡器，44-分频器
55-锁相回路单元，66-降频单元
77-信号转换单元，88-数字运算单元
99-最大保持电路，aa-内建自测单元
661-第一分频器，662-第二分频器
771-第一频率电压转换器
772-第二频率电压转换器
773-第一模拟数字转换器
774-第二模拟数字转换器
881-二补码器，882-半加器
991-数据缓冲模块，992-数据储存模块
993-数据比较模块，994-标志产生模块
具体实施方式
请参考图2，为本发明锁相回路抖动信号检测电路装置方块示意图，包含有一锁相回路单元55，锁相回路单元55用以产生一频率稳定及一多频输出的信号，另外提供一输入信号01电性连接于锁相回路单元55，用以提供锁相回路单元55工作所需的频率信号。接着，输入信号01与该锁相回路单元55所产生的一反馈信号03电性连接于一降频单元66，降频单元66降低输入信号01与反馈信号03的频率。
一信号转换单元77电性连接于降频单元66输出端，信号转换单元77其作用为先将频率信号转换为电压信号后，再将电压格式的模拟信号转换为电压格式的数字信号.另一数字运算单元88电性连接于信号转换单元77输出端，数字运算单元88用于进行数字信号的运算，数字运算单元88将运算后的信号传送至一最大保持电路99.
前述的最大保持电路99用于接收数字运算单元88的输出信号，保持所接收的最大数字信号值，并将所保持的最大数字值输出作为一自测输出信号20，自测输出信号20用以呈现该锁相回路单元55的抖动信号发生情况。
可知，如图2所述，锁相回路单元55包含有一检相器11电性连接于一输入信号01；一滤波器22电性连接于检相器11；一电压控制振荡器33电性连接于滤波器22；一分频器44电性连接于电压控制振荡器33及检相器11；其中电压控制振荡器33输出一输出信号02，分频器44输出一反馈信号03电性连接至检相器11。该滤波器22可为一高通滤波器、环形滤波器或低通滤波器。
请参考图3，须配合图2进行说明，图3为本发明内建自我测试锁相回路的抖动信号电路装置的内建自我测试电路单元，该降频单元66包含有第一分频器661与第二频器662。第一分频器661接收输入信号01，第二分频器662接收反馈信号03，第一分频器661与第二分频器662对各接收的信号进行信号降频处理，其中第一分频器661与第二分频器662应为分频倍数相同的分频器。
如前述的信号转换单元77包含有第一频率电压转换器771、第二频率电压转换器772、第一模拟数字转换器773及第二模拟数字转换器774。第一频率电压转换器771接收第一分频器661所输出的降频信号，第二频率电压转换器772接收第二分频器662所输出的降频信号，第一频率电压转换器771与第二频率电压转换器772对所接收的降频信号进行频率信号转换为电压信号。而第一模拟数字转换器773接收第一频率电压转换器773所输出的电压信号，第二模拟数字转换器774接收第二频率电压转换器772所输出的电压信号，第一模拟数字转换器773与第二模拟数字转换器774对所接收的电压信号进行模拟信号转换为数字信号。其中第一频率电压转换器771与第二频率电压转换器772应为转换功效相同的频率电压转换器，而第一模拟数字转换器773与第二模拟数字转换器774应为转换功效相同的模拟数字转换器。
如前述的数字运算单元88，包含有二补码器881与半加器882。二补码器881接收第一模拟数字转换器773所输出的数字信号进行二补码运算后，输入至半加器882。而第二模拟数字转换器774所输出的数字信号也传送至半加器882，半加器882接收到二补码器881与第二模拟数字转换器774所输出的数字信号，进行数字信号间的半加运算后，输出一数字信号至最大保持电路99。最后最大保持电路99保持所接收到的最大数字信号值，并将此一最大数字信号值作为自测输出信号20。
如前述的最大保持电路99如图4所示，包含有一数据缓冲模块991接收半加器882所输出的数字信号，进行信号缓冲处理后，数据缓冲模块991输出至一数据储存模块992与一数据比较模块993。数据储存模块992进行信号储存后，输出连接至数据比较模块993。然后数据比较模块993进行比较数据缓冲模块991与数据储存模块992的输出信号大小后，输出信号至一标志产生模块994。
如果数据缓冲模块991的输出信号大于数据储存模块992的输出信号，标志产生模块994将产生一标志信号，该标志信号将数据缓冲模块991的输出信号同时写入数据储存模块992中，从而实现了保持最大数字信号的功能.其中数据储存模块992的输出端除了连接至数据比较模块993外，并作为最大保持电路99的最后输出信号，即前述的自测输出信号20.
请参考图5，为本发明锁相回路抖动信号检测电路装置运作方法。步骤S100，首先提供一频率信号作为输入信号输入至一锁相回路单元；步骤S102，而锁相回路在相位锁定后，将产生一频率相近于该输入信号的反馈信号；步骤S104，接着将该输入信号与该锁相回路所输出的该反馈信号输入至一降频单元；步骤S106，之后降频单元以相同的降频倍数降频处理该输入信号与该反馈信号；步骤S108，紧接着将信号格式由频率信号先转换为电压信号，步骤S110，再将电压格式的模拟信号转换为数字信号；步骤S112，接着执行数字信号相减运算；步骤S114，之后保持所接收的最大数字信号值状态，并作为一自测输出信号；步骤S116，最后测试该自测输出信号，以判断该锁相回路的抖动信号发生情形。
当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明权利要求的保护范围。
Claims (7)
1.一种锁相回路抖动信号检测电路装置，其特征在于，包含：
一锁相回路单元，用以产生一频率稳定及一多频输出的信号；
一输入信号，电性连接于该锁相回路单元，用以提供其工作所需的频率信号；
一降频单元，电性连接于该锁相回路单元与该输入信号，用以降低信号的频率；
一信号转换单元，电性连接于该降频单元，用以进行信号转换，该信号转换单元包含有：
一第一频率电压转换器，电性连接该第一分频器，用于将频率信号转换为电压信号；
一第二频率电压转换器，电性连接该第二分频器，用于将频率信号转换为电压信号；
一第一模拟数字转换器，电性连接该第一频率电压转换器，用于将模拟信号转换为数字信号；及
一第二模拟数字转换器，电性连接该第二频率电压转换器，用于将模拟信号转换为数字信号；
其中该第一频率电压转换器与该第二频率电压转换器为转换功效相同的频率电压转换器；该第一模拟数字转换器与该第二模拟数字转换器为转换功效相同的模拟数字转换器；
一数字运算单元，电性连接于该信号转换单元，用于进行数字信号的运算，该数字运算单元包含有：
一二补码器，电性连接该第一模拟数字转换器，用于将数字信号进行二补码运算；及
一半加器，电性连接该第二模拟数字转换器及该二补码器，用于进行两数字信号半加运算；
一最大保持电路，电性连接于该数字运算单元，用于保持最大信号的输出；以及
一自测输出信号，电性连接于该最大保持电路，用以呈现该锁相回路单元的抖动信号情形；
该锁相回路单元输出一反馈信号与该输入信号分别输入该降频单元。
2.根据权利要求1所述的锁相回路抖动信号检测电路装置，其特征在于，该锁相回路单元包含有：
一检相器，电性连接该输入信号；
一滤波器，电性连接该检相器，用于过滤不需要的频率与噪声；
一电压控制振荡器，电性连接该滤波器，用于产生一频率为该输入信号的某倍数的多频信号；以及
一分频器，电性连接该电压控制振荡器及该检相器以及该降频单元，用于分频某倍数于该电压控制振荡器所产生的多频信号，最后输出一反馈信号连接至该检相器与该降频单元。
3.根据权利要求2所述的锁相回路抖动信号检测电路装置，其特征在于，该滤波器为一高通滤波器、环形滤波器或低通滤波器。
4.根据权利要求1所述的锁相回路抖动信号检测电路装置，其特征在于，该降频单元包含有：
一第一分频器，电性连接该输入信号，用于分频该输入信号的频率；及
一第二分频器，电性连接该锁相回路的分频器所输出的反馈信号，用于分频该反馈信号的频率；
其中该第一分频器与该第二分频器为分频倍数相同的分频器。
5.一种锁相回路抖动信号检测电路装置运作方法，其中该内装自我测试锁相回路抖动信号电路包括一锁相回路单元、一输入信号、一降频单元、一信号转换单元、一数字运算单元、一最大保持电路及一自测输出信号，其特征在于，该方法包含有下列步骤：
提供一输入信号至该锁相回路单元；
产生该锁相回路所输出的一反馈信号；
传送该输入信号及该反馈信号至一降频单元；
降频处理该输入信号及该反馈信号；
通过该信号转换单元将降频后的该输入信号的频率信号及该反馈信号的频率信号转换为一输入电压模拟信号及一反馈电压模拟信号；
通过该信号转换单元将该输入电压模拟信号及该反馈电压模拟信号转换为一输入电压数字信号及一反馈电压数字信号；
运算该输入电压数字信号及该反馈电压数字信号间的差值，用以输出一数字信号；
保持接收该数字信号的最大值后，作为一自测输出信号；以及
测试该自测输出信号，以判断该锁相回路的抖动信号发生情况。
6.根据权利要求5所述的锁相回路抖动信号检测电路装置运作方法，其特征在于，其中降频处理该输入信号及该反馈信号的步骤中，该输入信号与该反馈信号降频倍数相同。
7.根据权利要求5所述的锁相回路抖动信号检测电路装置运作方法，其特征在于，该运算数字信号间差值得步骤，为执行数字信号相减运算。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0881499A2 (en) * | 1997-05-30 | 1998-12-02 | Nec Corporation | Semiconductor integrated circuit including phase locked loop circuit and jitter detector |
| US6356129B1 (en) * | 1999-10-12 | 2002-03-12 | Teradyne, Inc. | Low jitter phase-locked loop with duty-cycle control |
| US6671652B2 (en) * | 2001-12-26 | 2003-12-30 | Hewlett-Packard Devlopment Company, L.P. | Clock skew measurement circuit on a microprocessor die |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0881499A2 (en) * | 1997-05-30 | 1998-12-02 | Nec Corporation | Semiconductor integrated circuit including phase locked loop circuit and jitter detector |
| US6356129B1 (en) * | 1999-10-12 | 2002-03-12 | Teradyne, Inc. | Low jitter phase-locked loop with duty-cycle control |
| US6671652B2 (en) * | 2001-12-26 | 2003-12-30 | Hewlett-Packard Devlopment Company, L.P. | Clock skew measurement circuit on a microprocessor die |
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