DE60126316T2 - Anordnung zur erfassung von daten - Google Patents

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Description

  • TECHNISCHES GEBIET
  • Die Erfindung bezieht sich generell auf Datenempfang und spezieller auf die Erfassung und Resynchronisierung von Daten eines Hochgeschwindigkeitsdatenstroms.
  • HINTERGRUND DER ERFINDUNG
  • Heutzutage werden unten stehende Techniken benutzt, um die Daten eines Datenstroms zu erfassen.
  • Taktrückgewinnung unter Einsatz eines durch die Daten gesteuerten PLL-Regelkreis (phase-locked loop).
  • Der Nachteil dieser Technik ist, dass sie davon abhängt, ob Datenübergänge in regelmäßigen Intervallen auftreten. Um dies für einen beliebigen Datenstrom sicherzustellen, müssen zusätzliche Codierungs-Bits hinzugefügt werden, welche die Bandbreite der wirklichen Information reduzieren, die in dem Datenstrom übertragen werden kann.
  • Vielfachabtastung eines Datensignals beim Passieren einer Verzögerungsstrecke.
  • Der Nachteil dieser Technik ist, dass der zu realisierende Schaltkreis komplex ist.
  • Übertragung abgestimmter Takt- und Datensignale.
  • Der Nachteil dieser Technik ist, dass sie hohe Ansprüche daran stellt, den Taktweg und den Datenweg auch auf dem Übertragungsmedium identisch zu machen, außer die Übertragungswege sind sehr kurz.
  • Die Schrift US-A-5,594,762 offenbart eine Apparatur für die Re-Terminierung digitaler Daten, welche bei einer hohen Geschwindigkeit übertragen werden, obwohl die Phase eines binä ren Daten-Bits nicht mit der Phase des statischen Offsets eines Re-Terminierungstaktimpulses zusammenhängt. Die Apparatur umfasst lokale Taktimpuls-Generierungsmittel 11, um lokale Taktimpulse FT zu erzeugen und auszugeben, verzögerte Taktimpuls-Parallel-Generierungsmittel 12 für die parallele Ausgabe von n verzögerten Taktimpulsen, welche sequentiell um einen Zyklus des lokalen Taktimpulses FT verzögert sind, Eingangsdaten-Übergangsdetektierungsmittel 13, um Impulse DT jedes Mal, wenn sich die steigenden und fallenden Trägerwellen in den Eingangsdaten D, kreuzen auszugeben, sequentielle logische Parallelphasen-Detektierungsmittel 14, um Taktimpuls-Auswahldaten durch die Ausgabe sequentieller logischer Phasen der oberen Lage des Impulses, welcher während des Eingangsdatenübergangs generiert wird, und Übergangsstellungen von n verzögerten Taktimpulsen bereitzustellen, Re-Terminierungs-Taktimpulsauswahlmittel 15, um einen Re-Terminierungs-Taktimpuls, welcher den Taktimpuls-Auswahldaten der eingangsverzögerten Taktimpulse entspricht, auszugeben, Zeitverzögerungs-Kompensationsmittel 16, um verzögerte Eingangsdaten auszugeben, und dem Re-Terminierungs-Taktimpuls entsprechende Daten-Re-Terminierungsmittel 17, um die reterminierten Daten auszugeben.
  • Die Schrift P. LARSSON: „A 2-1600-MHZ CMOS Clock Recovery PLL with Low-Vdd Capability", IEEE JOURNAL OF SOLID-STATE CIRCUITS, Band 34, Nr. 12, Dezember 1999 (1999-12), Seiten 1951–1960, XP000932525 New York (US), offenbart eine Mehrzweck-phasenrastende Schleife (PLL) mit programmierbaren Bit-Raten, welche demonstriert, dass große Frequenzabstimmungsbereiche, große Energieversorgungsbereiche und niedrige Fluktuationen gleichzeitig erreicht werden können. Die Taktrückgewinnungs-Architektur verwendet Phasenselektion für automatische Anfangsfrequenzerfassung. Die große Periodenfluktuation konventioneller Phasenselektion wird durch Rückführungs-Phasenselektion eliminiert. Digitale Folgesteuerung der Rückführung ermöglicht eine genaue Phaseninterpolation ohne den herkömmlichen Bedarf an analogen Schaltkreisen. Diese Schrift offenbart weiterhin die Bereitstellung des ausgewählten Taktes für den Phasenfehler-Detektor.
  • Die bekannten Techniken sind ungeeignet für den Gebrauch in Verbindung mit Hochgeschwindigkeitsdatenströmen.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Das Ziel der Erfindung ist es, eine Vorrichtung bereitzustellen, welche geeignet für den Gebrauch in Verbindung mit Hochgeschwindigkeitsdatenströmen ist.
  • Dies wird erreicht mittels der Vorrichtung gemäß der Erfindung zur Erfassung von Daten eines Datenstroms einer vorgegebenen Datenübertragungsrate, umfassend ein erstes Flipflop, welches darauf abgestimmt ist, den Datenstrom an seinem Dateneingang und ein Systemtaktsignal an seinem Takteingang für die Taktung erfasster Daten zu seinem Ausgang zu erfassen, einen symmetrischen Vielphasen-Taktgenerator, welcher darauf abgestimmt ist, bezüglich eines Referenztakts eingerastet zu werden, welcher wiederum darauf abgestimmt ist, ein Referenztaktsignal der Datenübertragungsrate oder einem Bruchteil davon zu erzeugen, wobei der Vielphasen-Taktgenerator darauf abgestimmt ist, n Taktsignale, welche untereinander um eine Phase von 360°/n verschoben sind, zu generieren, einen Auswähler, welcher mit seinem Eingang an den Vielphasen-Taktgenerator angeschlossen ist, um die n Taktsignale zu empfangen, wobei der Sortierer darauf abgestimmt ist, in Antwort auf ein Kontrollsignal eines dieser n Taktsignale als Systemtaktsignal für den Takteingang des ersten Flipflops auszuwählen, ein Dual-Edge angesteuertes zweites Flipflop, welches mit seinem Dateneingang an den Takteingang des ersten Flipflop und mit seinem Takteingang an den Dateneingang des ersten Flipflop angeschlossen ist, um das ausgewählte Systemtaktsignal mittels des eingehenden Datenstroms bei jedem Datenübergang desselben abzutasten, um an seinem Ausgang ein Verzögerungstaktsignal zu erzeugen, welches hoch ist, falls das ge wählte Systemtaktsignal bei seiner Abtastung hoch ist und welches niedrig ist, falls das ausgewählte Systemtaktsignal bei seiner Abtastung niedrig ist, einen Verteiler, welcher mit seinem Eingang an den Dateneingang des ersten Flipflops angeschlossen ist und darauf abgestimmt ist, jedes Mal, wenn eine vorherbestimmte Anzahl von Datenübergängen im Datenstrom aufgetreten ist, an seinem Ausgang ein Zähltaktsignal zu erzeugen, und einen Taktphasenzähler, welcher mit seinem Eingang an den Ausgang des Dual-Edge angesteuerten zweiten Flipflop, mit seinem Takteingang an den Ausgang des Verteilers und mit seinem Ausgang an den Auswähler angeschlossen ist, um den Auswähler zu steuern, ein weiteres der besagten n Taktsignale als Systemtaktsignal in Antwort auf das hohe oder niedrige, verzögerte Taktsignal auszuwählen.
  • Vorzugsweise wird besagtes Zähltaktsignal jedes Mal, wenn wenigstens zwei Datenübergänge im Datenstrom auftreten, erzeugt.
  • Die Vorrichtung gemäß der Erfindung synchronisiert ein Taktungssystem mit einem Hochgeschwindigkeits-Eingangsdatenstrom und kann z.B. benutzt werden, wenn hochgeschwindigkeitssynchrone Daten zwischen zwei Schaltkreisen gesendet werden.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die Erfindung wird untenstehend in Bezug auf die angehängten Zeichnung detaillierter beschrieben, wobei 1 ein Blockdiagramm einer Ausführungsform einer der Erfindung gemäßen Vorrichtung ist und die 2a–f Impulsdiagramme sind, welche die Vorrichtung aus 1 zeigen, die unter unterschiedlichen Bedingungen in den Sperrmodus geht.
  • BESCHREIBUNG DER ERFINDUNG
  • In der in 1 dargestellten Ausführungsform wird ein zu erfassender Datenstrom D am Eingang, welcher mit dem Daten eingang eines Flipflop 12 verbunden ist, empfangen. Der Datenstrom am Eingang ist in 2a dargestellt. Die eintreffenden Daten D sind bei dieser Ausführungsform durch ein „1010..." Muster dargestellt, wie es aus 2a ersichtlich ist.
  • Untenstehend ist die Beschreibung der Ausführungsform aus 1 in drei Abschnitte gegliedert, nämlich Vielphasen-Taktgenerierung, Systemtaktabgleich und Takt-Demultiplexer-Steuerung.
  • Vielphasen-Taktgenerierung
  • Um die eingehenden Daten mittels eines Flipflops 12 zu erfassen, wird ein Referenztakt C bereitgestellt, die Taktimpulse mit entweder der Datenübertragungsfrequenz, d.h. der Taktrate der eintreffenden Daten D, oder einem Bruchteil davon zu erzeugen.
  • Der Referenztakt C ist mit einem symmetrischen Vielphasen-Taktgenerator verbunden, welcher in der Ausführungsform in 1 aus einem spannungsgesteuerten Ringoszillator (VCRO) I3 mit sieben Stufen besteht. Im Allgemeinen kann der VCRO I3 eine beliebige Anzahl n Stufen haben. Die Anzahl der Stufen wird so gewählt, dass sich eine geeignete Auflösung ergibt.
  • Der VCRO I3 ist darauf ausgelegt, Impulse mit einer Impulsrate zu erzeugen, welche der Impulsrate der eintreffenden Daten durch Anpassung durch den Referenztakt C entspricht, wie unten beschrieben.
  • Die Stufen des VCRO I3 bestehen aus identischen spannungsgesteuerten Verzögerungselementen. Jedes Verzögerungselement im VCRO I3 ist angeschlossen, wobei sieben verschiedene Taktphasen bereitgestellt sind, jede nachfolgende Phase von der vorhergehenden Phase um 360°/7 verschoben.
  • Wenn die Impulsrate des Referenztaktes C ein Bruchteil der benötigten Taktrate ist, wird in der Rückkopplungsschleife ein Verteiler 16 vom VCRO I3 zum Phasendetektor 15 verbunden, um die korrekte Impulsrate für den VCRO I3 auf herkömmliche Weise zu erhalten.
  • Ein Phasenvergleicher 15 und ein Filter 14 werden zwischen dem Takt C und dem VCRO I3 verbunden, um die Impulsrate des VCRO I3 bezüglich der Impulsrate des Referenztaktes C oder einem Vielfachen davon, auf herkömmliche Weise zu arretieren.
  • Die Anschlüsse (taps) des VCRO I3 sind mit einem Phasenauswähler in Form eines Takt-Demultiplexers I7 in 1 verbunden, welcher darauf abgestimmt ist, eine dieser sieben Phasen als Systemtaktsignal SC, dargestellt in den 2b und 2d, auszuwählen.
  • Bis zu diesem Punkt ist jedwede Phasenverzögerung in der Generierung des Systemtaktimpulses SC unwichtig in Bezug auf die Systemleistung. Die einzige Anforderung ist, dass der Systemtakt Impulse mit der benötigten Impulsrate generieren kann.
  • Systemtaktabstimmung
  • In Übereinstimmung mit der Erfindung wird das Systemtaktsignal SC in den 2b oder 2d so gesteuert, dass sein negativer Übergang an einem Datenübergang auftritt. Der positive Übergang des Systemtaktimpulses wird verwendet, die Daten in den Daten-Flipflop I2 zu takten. Dies ergibt maximale Aufbereitungs- und Verzögerungszeiten für das Daten-Flipflop I2 innerhalb der Auflösung des VCRO I3.
  • Ein Dual-Edge angesteuerter Flipflop I1 ist vorgesehen, das Systemtaktsignal SC in 2b oder 2d bei jedem Übergang der einkommenden Daten D abzustasten.
  • Abhängig davon, ob das Systemtaktsignal SC hoch oder niedrig ist, wenn ein Datenübergang auftritt, wird ein Verzögerungstaktsignal RC, dargestellt in den 2c und 2e, wie es durch den Flipflop I1 ausgegeben wird, hoch (Systemtaktsignal ist hoch) oder niedrig (Systemtaktsignal ist niedrig), wenn ein Datenübergang auftritt.
  • In der Ausführungsform der 1 ist ein Teiler 19 vorgesehen, um ein Zähltaktsignal CC bei jedem dritten Datenübergang zu erzeugen, wie in 2f dargestellt. Dieses Signal CC wird verwendet, einen Phasenzähler I8 zu takten, welcher in dieser Ausführungsform ein Modulo 7 Hoch/Runter-Zähler ist.
  • Jeder dritte Datenübergang wird verwendet, damit sich die Taktschleife beruhigen kann, bevor sie nachfolgend angepasst wird. Der dritte Übergang ist unwichtig, die Anzahl könnte zwei oder höher sein. Der Gebrauch einer ungeraden Anzahl erlaubt es jedoch, jedwedes Ungleichgewicht zwischen ungeraden und geraden Datenübergängen auszumitteln.
  • In der Ausführungsform der 1 zählt somit der Hoch/Runter-Zähler I8 bei jedem dritten Datenübergang hoch oder runter, abhängig davon, ob das Verzögerungstaktsignal RC hoch (Runterzählen) oder niedrig (Hochzählen) ist.
  • Das Ausgangssignal des Hoch/Runter-Zählers I8 steuert den Takt-Demultiplexer I7, wie später beschrieben.
  • Die einkommenden Daten D werden fortlaufend durch das Daten-Flipflop I2 am positiven Übergang des Systemtaktsignals SC abgetastet.
  • Die erfassten Daten CD (nicht dargestellt), welche von dem Flipflop I2 ausgegeben werden, werden nun mit dem Systemtakt synchronisiert und sind bereit für den Gebrauch im Rest des Systems.
  • Die letzte „arretierte" Stellung der Vorrichtung in der 1 ist, dass der negative Übergang des Systemtaktsignals SC kurz vor oder kurz nach einem Datenübergang erfolgt. Innerhalb der Auflösung des VCRO I3 ergibt dies maximale Konfigurations- und Verzögerungszeiten für das Daten-Flipflop I2.
  • Die Vorrichtung gemäß der Erfindung kann dazu verwendet werden, ein Taktsystem mit einem Hochgeschwindigkeits-Eingangsdatenstrom zu synchronisieren. Sie kann verwendet werden, wenn hochgeschwindigkeitssynchrone Daten zwischen zwei Schaltkreisen gesendet werden. Die Geschwindigkeit des Datenkanals und die Verzögerung im Übertragungsmedium machen den Gebrauch konventioneller taktgesteuerter Techniken unpraktisch.
  • Eine Referenztaktimpulsrate, welche identisch zur Datenübertragungsrate oder einem Bruchteil davon ist, muss am Sender und Empfänger verfügbar sein.
  • Die Leistung dieses Schaltkreises hängt lediglich von der Anpassung der Konfigurations- und Haltecharakteristiken zwischen den zwei Flipflops I1 und I2 ab. Diese Anpassung kann sehr gut gesteuert werden. Alle anderen Verzögerungen im System sind unwichtig, vorausgesetzt, sie erfüllen die Impulsratenanforderung. Das System arretiert, nachdem nur einige Daten-Bits gesendet wurden, und der Verbleib in der Arretierung hängt danach nicht vom Inhalt der gesendeten Daten oder von einer speziellen Datenstruktur ab. Das System bleibt in der Arretierung, auch wenn keine Daten gesendet werden, vorausgesetzt, dass der Sender- und Empfängertakt gleich bleiben.
  • Takt-Demultiplexer-Steuerung
  • Der Einfachheit halber weisen die in 2a gezeigten Daten D bei jedem Zyklus einen Übergang auf. Ist dies nicht der Fall, wird der Zählertaktsignalzyklus ausgedehnt und es kommt zu keiner Veränderung des Systemtaktsignals SC, bis drei Datenübergänge aufgetreten sind.
  • 2b und 2c, welche jeweils das Systemtaktsignal SC und das Verzögerungstaktsignal RC illustrieren, zeigen was passiert, wenn das System versucht zu synchronisieren.
  • In diesem Fall ist das Systemtaktsignal SC zu weit fortgeschritten. Folglich ist das Verzögerungstaktsignal RC hoch und am positiven Rand des Zähltaktsignals CC zählt der Taktphasenzähler I8 runter. Der Takt-Demultiplexer I7 wiederum wird dazu angewiesen, eine frühere Taktphase des VCRO I3 auszuwählen.
  • Dies wird durch den mit A gekennzeichneten verkürzten Systemtaktimpuls in 2b illustriert.
  • Das Gleiche passiert beim nächsten positiven Rand des Zähltaktsignals CC und der Taktphasenzähler I8 zählt wieder runter.
  • Wenn die Systemtaktphase irgendwann gegenüber den eintreffenden Daten zu verzögert ist, geht das Verzögerungstaktsignal RC runter und der Taktphasenzähler I8 zählt hoch, wie es durch den, in 2d durch B gekennzeichneten, verlängerten Systemtaktimpuls illustriert ist.
  • 2d und 2e, welche jeweils das Systemtaktsignal SC und das Verzögerungstaktsignal RC illustrieren, zeigen, was passiert, wenn sich das System in Synchronisation befindet. Die Zustandsänderung des Taktphasenzählers I8 erhöht und reduziert alternativ die Systemtaktimpulslänge, wie es jeweils durch die Impulse B und A angedeutet ist.

Claims (2)

  1. Eine Vorrichtung zur Erfassung von Daten eines Datenstroms einer vorgegebenen Datenübertragungsrate, umfassend – ein erstes Flipflop (I2), welches dazu ausgelegt ist, den Datenstrom an seinem Dateneingang und ein Systemtaktsignal an seinem Takteingang für die Taktung erfasster Daten zu seinem Ausgang zu empfangen, – einen symmetrischen Vielphasen-Taktgenerator (I3), welcher dazu ausgelegt ist, bezüglich eines Referenztaktes arretiert zu werden, welcher wiederum dazu ausgelegt ist, ein Referenztaktsignal mit der Datentransferrate oder einem Bruchteil davon zu generieren, wobei der Vielphasen-Taktgenerator (I3) dazu ausgelegt ist, n Taktsignale, welche untereinander um die Phase 360°/n verschoben sind, wobei n ≥ 2, zu generieren, und – einen Auswähler (I7), welcher an seinem Eingang mit dem Vielphasen-Taktgenerator (I3) verbunden ist, um die n Taktsignale zu empfangen, wobei der Auswähler (I7) dazu ausgelegt ist, in Antwort auf ein Steuersignal eines dieser n Taktsignale als Systemtaktsignal, welches dem Takteingang des ersten Flipflops (I2) zugeführt wird, zu selektieren, dadurch gekennzeichnet, dass die Vorrichtung umfasst: – ein Dual-Edge angesteuertes zweites Flipflop (I1), welches über seinen Dateneingang mit dem Takteingang des ersten Flipflops (I2) und über seinen Takteingang mit dem Dateneingang des ersten Flipflops (I2) verbunden ist, um das ausgewählte Systemtaktsignal (SC) mittels des eintreffenden Datenstroms (D) an jedem Datenübergang davon abzutasten, um an seinem Ausgang ein Verzögerungstaktsignal (RC) zu erzeugen, welches hoch ist, falls das ausgewählte Systemtaktsignal (SC) bei seiner Abtastung hoch ist, und welches niedrig ist, falls das gewählte Systemtaktsignal (SC) bei seiner Abtastung niedrig ist, – einen Teiler (I9), welcher über seinen Eingang mit dem Dateneingang des ersten Flipflops (I2) verbunden ist, und welcher dazu ausgelegt ist, an seinem Ausgang ein Zähltakt signal (CC) zu erzeugen, jedes Mal, wenn eine vorgegebene Anzahl von Datenübergängen im Datenstrom aufgetreten ist, und – einen Taktphasenzähler (I8), welcher über seinen Eingang mit dem Ausgang des Dual-Edge angesteuerten zweiten Flipflops (I1), über seinen Takteingang mit dem Ausgang des Teilers (I9) und über seinen Ausgang mit dem Auswähler (I7) verbunden ist, um den Auswähler (I7) zu steuern, ein anderes der besagten n Taktsignale als Systemtaktsignal in Antwort auf das Verzögerungstaktsignal (RC), welches hoch oder niedrig ist, zu selektieren.
  2. Die Vorrichtung gemäß Anspruch 1, dadurch gekennzeichnet, dass besagte vorgegebene Anzahl zumindest 2 ist.
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