JP4808883B2 - デューティ・サイクル制御による低ジッタ・フェーズロック・ループ - Google Patents
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Description
発明の技術分野
本発明は、自動試験装置に関し、より詳細には、電子機器をテストするための自動試験装置におけるタイミング回路に関する。
従来の技術
今日、マルチメディア・ビデオ、データ変換、及びインターネット用の、信号混在型のプロダクト(製品)は、高速、高精度であって、しかも、該混在型プロダクトをテストするために、より複雑なシステムが求められている。信号混在型プロダクトは、アナログ機能及びディジタル機能が混在しており、また、例えば、アナログーディジタル変換器、ディジタルーアナログ変換器、モデム、ディスク・ドライブ・コントローラ、トランシーバ・リンク、ディジタル無線機、及び、高速インターポレータを備えている。信号混在型のプロダクトをテストするために、自動試験装置(ATE)が、通常、アナログ試験リソース及びディジタル試験リソースの両方を提供し、これらリソースは、しばしば同時に用いられ、かつ高速動作を行う。
【0002】
図1は、汎用の信号混在型プロダクト110のアナログーディジタル変換器(ADC)をテストするための機構(セットアップ)である。被試験ユニット(UUT)112は、試験システム110に接続されたADC114を含んでいる。試験システムは、このADCに対して、アナログ信号源116からアナログ信号を供給し、該ADCからディジタルI/O120を介して受け取る。クロック発生器118が、クロック信号をADC114に供給する。ADCが適切に動作している場合、ADCによって生成されたディジタル・コードは、クロック発生器118によって規定される時点でのアナログ信号の状態を表す。クロック発生器118からの各アクティブ・エッジで、ADCは、アナログ信号の新しい変換を行い、新しいディジタル信号を生成する。このプロセスは、「サンプリング」と呼ばれている。一般に、試験システム110はまた、コンピュータ(不図示)を備え、該コンピュータは、ディジタルI/O120からディジタル値を読み取り、これらディジタル値をテストして、ADCが適切に動作しているかを評価する。
【0003】
図1のADC等の信号混在型デバイスをテストすることは、通常、サンプリング・クロック信号の周波数を変化させて、デバイスの最大仕様速度に接近又は超えることが必要である。本発明者は、サンプリング・クロック信号のデュティ・サイクル及びパルス幅を変化させることも好適であることが分かった。信号混在型プロダクトは、信号対ノイズ(SNR)及び歪み等の特性をしばしば特定する。これら特性は、供給されたサンプリング・クロックのデューティ・サイクル及びパルス幅の関数として変化する。サンプリング・クロックのデュティ・サイクル及びパルス幅を変化させる機能により、信号混在型のテスト及び特性評価が容易になる。
【0004】
総ての電子デバイスと同様に、信号混在型デバイスは、本質的にノイズを発生してしまう。図2bに示すように、3つのピュアー・トーンからなる入力信号を受け取るADCは、これら3つのトーンを表すパワー・スペクトルを生成し、これに加えて複数のノイズ成分を生成する。この実際のパワー・スペクトルと比較すると、図2aに示した理想的で理論的なADCのパワー・スペクトルには、ノイズが含まれていない。
【0005】
ATEシステムにおいて、ノイズは、クロック信号上の「ジッタ」の形で、顕在する。「ジッタ」は、周期的信号のタイミング・エラーで、数秒で測定可能であり、理想的な位置又は平均位置と対比した場合に、サイクルからサイクルへの信号エッジのランダム時間移動として観察することができる。
【0006】
図3〜5は、図1に示した手法で構成した、理想的なADCから読み戻されるディジタル値上の「ジッタ」の影響を表している。図3は理想的な場合であり、ピュアー・トーン318が、ジッタが存在しないクロック信号312を用いて、ADCによってサンプリングされ、離散時間の再生表現(representation)310を生成している。ジッタがないので、サンプリング期間316は、2つの隣接するクロック・パルスの間で完全に規則的である。図4においては、同一の理想的なADCがピュアー・トーン318をサンプリングしているが、サンプリング・クロックがジッタを含んでいる。該ジッタは、クロック信号412の隣接するパルス416の間のインターバルにおける不規則性として現れる。サンプリング値(サンプリングされた値)414は、各サンプルが得られたときの入力トーン318の瞬時値を完璧に表しているが、サンプリング値414の間隔は不規則である。
【0007】
図5は、汎用の試験システムにおける図4のジッタの影響を示している。サンプリング・データ510は、データが規則的に離間している点を除いて、図4のデータと同一である。クロックのジッタを較正しないならば、ATEシステムは、図5に示したように、エッジが規則的に生じたかのように、サンプリング・データを処理することになる。サンプリングされた完璧なトーン318と比べて、出力値510はノイズを含んでいる。ATEが決定することができるかぎり、クロックのジッタの影響は、ADC又はアナログ信号発生源における振幅ノイズから分離することが不可能である。
【0008】
従来の技術において、信号混在型のテストにおけるジッタを低減するための試みがなされてきた。その1つの技術においては、ATEクロック発生器118の代わりにフリー・ランニング(自走)水晶発振器が用いられた。該フリー・ランニング水晶発振器は、図1と同様な手法で、UUTのクロック入力に直接接続される。水晶発振器は、本質的に安定であり、極めて低いジッタのものを商業的に入手することができる。したがって、フリー・ランニング水晶発振器を用いることにより、ATE誘引のジッタを低減することができる。
【0009】
しかしながら、水晶発振器が「フリー・ランニング」であるため、その周期がATEクロックの周期と本質的に同期しない。すなわち、2つのクロック信号は、「コヒーレント」ではない。ADCは、水晶発振器の各アクティブ・エッジにおいて新しい変換を行うが、ディジタルI/O120は、該ADCからの値を、別のATEクロックの制御下で受け取る。コヒーレントでないことは、サンプリング・データにノイズを付加してしまう。
【0010】
図6aは、理想的なADCによってサンプリングされ、かつ理想的な水晶発振器によってクロッキングされたピュアー・トーンのパワー・スペクトルを示しているが、この例においては、非コヒーレントのATEクロックによって読み出されている。得られたパワー・スペクトルは、入力トーンの周りに複数の別々の「スカート」を示している。図6bは、2つのクロック信号がコヒーレントであることを除いて理想的な条件下で得られたパワー・スペクトルを示している。コヒーレントなクロック信号によって生成されたパワー・スペクトルと対比すると、非コヒーレントなクロック信号によって生成されたパワー・スペクトルは、より広範囲である。広範囲のスペクトルは、より多くの処理時間を必要とし、したがって、試験装置のスループットが低くなってしまう。
【0011】
フリー・ランニングのクロッキング技術を用いると、入力信号の「ウインドーイング」によって、エラーが導入されてしまう。「ウインドーイング」は、周知のDSPアルゴリズムであり、データが所定の期間にわたって収集され、ウインドウ機能によってサンプル毎に乗算される。フリー・ランニングのクロッキング技術は、アナログ信号源116がADCのクロッキングと本質的に同期していないため、ウインドーイングを必要とする。したがって、ATEは、入力信号の完全な期間のサンプリングが終了するまで、直接的な制御を行うことができない。ウインドーイングは、中間ストリームの周期的信号をカットオフするとともに、サンプリングされた信号のパワー・スペクトルを歪ませてしまう。
【0012】
クロック・ジッタを減少させる第2のアプローチは、1997年6月26日出願、1998年12月30日公開され、後にTeradyne,Incに譲渡されたFang Xuによる国際特許出願PCT/US97/10753に記載されている。該明細書において、Xuは1/4波長伝送ライン・スタブのアレイから構成される高−Q帯域通過フィルタを開示している。該フィルタは、ATE(又は、他の信号源)のディジタル・チャネルとUUTとの間に接続される。該Xuのフィルタは所定の基本周波数及び奇数高調波を通過させ他の全ての周波数を減衰させる様に動作する。完全な方形波は奇数高調波のみを含んでいる。Xuフィルタは方形波を減衰させずに通過させる。50%でないデューティ・サイクルが偶数高調波に応答し、しかし該フィルタはそれを除去する。ジッタがデューティ・サイクルにおけるランダム変化に等しいときは、該フィルタは方形波の形及びエッジスピードを保持しながらジッタを減少させる。
【0013】
その周波数応答は、その構成部分の構造により固定されるので、Xuフィルタは通常一つの周波数のみで動作する。この制限は、ATEプログラムにマイナスの影響をあたえるが、該ATMプログラムは動作条件の範囲で装置を試験することが好ましい。Xuフィルタを修正して可変周波数を発生させることは可能であるが、修正されたフィルタは大型化する傾向がある。Xuフィルタは、また低周波数信号に対して大型化する。スペースがATEシステムのUUTに近くに不足する傾向があるとき、Xuフィルタは低または可変周波数が望ましい場合には実用的ではない。更に、Xuフィルタは、特に50%でないデューティ・サイクルをブロックし、ユーザがデューティ・サイクルを変えることを希望する応用に対して実施不可能である。
発明の概要
前記の技術背景に留意して、本発明の目的は制御可能デューティ・サイクルを有するクロックを提供することである。
【0014】
他の目的は、クロックの立上りエッジと立下りエッジを独立して制御することである。
他の目的は、クロックの立上りエッジと立下りエッジの両方のジッタを減少させることである。
【0015】
他の目的は、ATEの動作を同期させ、テスタ・コヒーレンスを増進させることである。
前記の目的及び効果を達成するために、タイミング回路が入力クロックを受信し、出力クロックを発生する。タイミング回路は、特に入力クロックのジッタを減少させ、出力クロックのデューティ・サイクルを制御する。
【0016】
本発明の実施の形態によれば、自動試験装置のタイミング回路は、第1のクロック信号を与える第1のフェーズロック・ループと、第2のクロック信号を与える第2のフェーズロック・ループを備える。第1及び第2のクロック信号は所定の位相関係を有する。タイミング回路は、更に第1及び第2のフェーズロック・ループの出力に各々接続された第1及び第2の入力端子を有する結合器を含む。該結合器は、第1及び第2のクロック信号に応答して連続して交番する高及び低ロジック・レベルを発生する。
【0017】
本発明の特徴によれば、タイミング回路は、入力信号を受信する差動回路を備える。差動回路は第1のフェーズロック・ループに接続された非反転出力端子と、第2のフェーズロック・ループに接続された反転出力端子を有する。
【0018】
本発明の他の実施形態によれば、入力信号から低ジッタ・クロック信号を発生する方法が、第1及び第2のフェーズロック・ループに入力クロック信号を供給することを含む。該方法は、更に第1のフェーズロック・ループにより、入力信号のエッジを立上がりにフェーズロックされ第1の再生されたクロック信号の発生を含む。該方法は、入力信号のエッジの立下がりにフェーズロックされ第2の再生されたクロック信号を発生する第2のPLLを含む。第1及び第2の再生されたクロック信号は結合され、連続して交番する高及び低ロジック・レベルを有する出力クロックを発生する。
【0019】
本発明の他の実施形態によれば、例えば、基準発振器であるマスター・クロックを有する試験システムのUUTを試験する方法は、UUTに入力するアナログ波形の発生を含む。アナログ波形は、マスター・クロックから得たサンプリング速度を有する。該方法は、更に、マスター・クロックから得られた周波数を有するクロック信号でUUTをクロックすること、マスター・クロックから得られたサンプリング速度でUUTからのディジタル出力をサンプリングすることを含む。クロック信号は、マスター・クロックに共通するジッタ成分を含む第1の周波数帯域と、マスター・クロックと共通でないジッタ成分を含む第2の周波数帯域を含む。クロックするステップは、更に実質的な第1の周波数帯域を通過及び実質的な第2周波数帯域のフィルタリングを含む。
【0020】
本発明の他の実施形態により、出力クロックのデューティ・サイクルが入力クロックのデューティ・サイクルにより決定される、入力クロックから出力クロックを発生する方法が開示される。該方法は、第1の乗算されたクロックを発生するために、入力クロックの立上がりエッジに応答して、入力クロックの周波数を乗算することを含む。該方法は、また、第2の乗算されたクロックを発生するために、入力クロックの立下がりに応答して入力クロックの周波数を乗算することを含む。第1及び第2の乗算されたクロックは、結合され出力クロックを発生する。出力クロックは第1及び第2の乗算されたクロックの一方に応答する立上がりエッジと、第1及び第2の乗算されたクロックの他方に応答する立下がりエッジを含む。
【0021】
更なる本願発明の目的、効果及び特徴は、以後の記載及び図面の考察から明瞭になるであろう。
好適な実施形態の説明
本発明は、以下のより詳細な説明及び添付図面を参照することにより一層良く理解されるであろう。
【0022】
本発明によるタイミング回路は、TeradyneのCatalyst(登録商標)混合信号テスト・システムの一部として動作する。但し、それは、様々な環境において、使うことができる。Catalyst(登録商標)テスト・システムは、100MHzのマスター・クロック、及びUUTをディジタル的に動作させるためUUTに接続可能な複数の高速ディジタル・チャネル(HSD)を含む。複数のタイミング・ジェネレータは、マスター・クロックを受け取って、そしてユーザー入力に基づいてHSDのための周波数及びエッジ位置を導出する。HSDのデューティ・サイクルは、10ピコ秒(10×10-12秒)の増分でHSDの立上がり及び立下がりエッジの位置を変えることにより、ほぼ0からほぼ100パーセントまで変化させることができる。HSDの周波数は、DCから200MHzまで変化できる。
【0023】
Catalyst(登録商標)テスト・システムはまた、UUTへのアナログ刺激及び応答を提供するためのアナログ・ソース及び受信機を含む。アナログ・ソース及び受信機は、マスター・クロックに基づいて、離散的出力レベルを生成するため、又は離散的入力レベルを捕捉するためディジタル制御を受信する。
【0024】
Catalyst(登録商標)テスト・システムはまた、再びマスター・クロックにより制御されるタイミングに従って、UUTに対するディジタル・ワードを読み出し及び書き込むためのディジタルI/Oを含む。HSD、アナログ・ソース及び受信機、及びディジタルI/Oのこれら全てが、それらのタイミング特性を同じマスター・クロックから導出し、従って全て「コヒーレント」である。
【0025】
Catalyst(登録商標)マスター・クロックは、HSD、アナログ・ソース及び受信機、及びディジタルI/Oのタイミングを制御するので、マスター・クロックのジッタは、これらのシステム構成要素の各々に現れる。しかしながら、マスター・クロックのジッタがこれらの構成要素の全てに共通であるので、マスター・クロック・ジッタはわずかなエラーだけに寄与する。例えば、HSDエッジは、ジッタのために変位される可能性があり、したがって、ADCは、それがクロックされるべき時より早く又は遅くクロックされ得る。しかし、ADCに供給しているアナログ・ソースは、同じ間隔だけ変位される。変位がクロック及びアナログ・ソースの両方に対して同じものであるので、エラーは殆ど相互に相殺する。変位から生じるいかなるエラーも、実質的にADCにより生成されるディジタル符号には無い。
【0026】
全てのジッタが相殺するというわけではない。発明者は、HSD信号を導出するタイミング・ジェネレータがシステムの残りの部分に共通でないHSD出力にジッタを加えると認識した。共通のジッタ(それはシステムの全体にわたって「相関している」)と異なって、この「非相関の」ジッタは、テスト・システムの精度を制限するエラーに寄与する。
【0027】
本発明によるタイミング回路は、非相関ジッタを低減する一方で、同時に、相関されたジッタを保持する。本発明によるタイミング回路の試験は、非相関ジッタが19ピコ秒RMS程度から1ピコ秒RMS未満に低減することを示した。
全体的な構造
図7は、本発明によるタイミング回路700を図示する。入力信号710a、例えばHSDからの信号は、所定の周波数及びデューティ・サイクルを有して、そして差動回路710の入力に接続される。差動回路710は、非反転出力710b及び反転出力710cを有する。入力信号710aのエッジが立ち上がると、差動回路の非反転出力710bは立上がりエッジを発生し、そして、反転出力710cは立下がりエッジを発生する。入力信号710aのエッジが立ち下がると、非反転出力710bは立下がりエッジを発生し、そして、反転出力710cは立上がりエッジを発生する。
【0028】
タイミング回路700は、第1及び第2のフェーズロック・ループ(PLL)712及び714を含む。差動回路710の非反転出力710bは、第1のPLL712の入力に結合される。差動回路の反転出力710cは、第2のPLL714の入力に結合される。好ましくは、第1及び第2のPLL712及び714は、実質的に同一で、そして低い固有のジッタを有する。第1及び第2のPLLはまた、好ましくは、それらの出力間に非常に低いタイミング・スキューを有し、即ちそれらの出力間の位相差が、それらの入力間の位相差と同じである。
【0029】
通常動作の間、双方のPLLは、それらそれぞれの入力信号でエッジ(縁部)へロックする。差動回路710の一方の出力の反転によって(しかし、他方のものによってではない)、第1及び第2のPLLは、入力信号710aの反対の極性のエッジに整合(アライメント)する。例えば、第1のPLLの出力信号が、入力信号710aの立上がりエッジと整合すると、第2のPLLの出力信号は、立下がりエッジと整合する。第1及び第2のPLLの出力712a及び714aは、コンバイナ716で合わせられる。コンバイナ716は、これら出力を組み合わせ、双方のPLLからの出力信号の特性を有する出力クロックを生成する。
【0030】
図8aは、本発明に従ったコンバイナ716の一実施形態を示す。フリップフロップ810、例えば、SET/RESET(セット/リセット)フリップフロップは、第1及び第2のPLLの出力712a及び714aをセット入力及びリセット入力でそれぞれ受け取る。第1のPLLからの信号、例えば、ハイ・レベルの信号は、フリップフロップ810のセット入力を活性化し、フリップフロップに1つの状態(例えば、Q=ハイ(高))をとらせる。第2のPLLからの後の信号は、フリップフロップ810のリセット入力を活性化させ、フリップフロップに反対の状態(例えば、Q=ロー(低))をとらせる。即ち、フリップフロップ810は、入力信号の各エッジで一度、その状態を変更する(以下で説明するように周波数ゲインを1と仮定する)。フリップフロップは、入力信号の各立上がりエッジに応答して「セット」し、各立下がりエッジに応答して「リセット」する。従って、フリップフロップ810は、入力信号710aのエッジの双方のタイミングを再生し、従って、入力信号のパルス幅及びデューティ・サイクルを保つ。
【0031】
上述の動作は、PLLが周波数ゲインなしで動作する場合、即ち、出力が入力周波数と等しい場合と関連する。しかし、本発明に従ったタイミング回路は、非乗算動作に限定されるものではない。PLLは、1よりも大きい周波数ゲインで動作することができる。これらの状況では、フリップフロップ810は、入力信号の各エッジ遷移に対してその状態を複数回変更する。乗算された周波数での動作は、図15〜18を参照して以下で説明する。
【0032】
フリップフロップ810のような殆どのSET/RESET(セット/リセット)フリップフロップは、セット入力とリセット入力の双方が同時にアクティブである時に不定状態を発生する。フリップフロップ810は、セット入力とリセット入力とでのパルス幅が、望ましい出力パルス幅よりも長い場合には、この状態を受けやすい。コンバイナ716での不定状態を避けるために、フリップフロップ810のセット入力及びリセット入力のそれぞれには、直列接続されたワンショット回路が備えられる。図8aに示されるように、各ワンショット回路は、例えば差動NANDゲートのようなロジック・ゲート812と、ロジック・ゲートの反転入力へ結合される遅延エレメント814とを含む。図8bに示されるように、各ワンショット回路は、任意の長いパルス幅を有するクロック信号を、固定長パルス幅を有するパルス・トレインへと変換する。パルス幅の期間は、遅延エレメント814の遅延時間「Δ」と等しい。好適には、遅延時間Δは、例えば500ピコ秒のように、極端に短くなるように選択されるが、これは、フリップフロップ810のホールド時間仕様を満足させるのに丁度十分に長いものである。フリップフロップ810は、その入力パルスがオーバーラップするときのみ不定状態をとるので、入力パルス幅を500ピコ秒に限定することにより、1ギガヘルツまでの動作に対する方法をクリアする。
【0033】
好適には、PLL712/714は、それらの出力を差動信号として提供し、NANDゲート812は差動入力を有する。NANDゲートの1つの入力の反転は、その入力で差動信号をクロスすることにより達成される。遅延エレメント814は、好適には、或る長さのインピーダンス制御された差動送信ラインを含み、これは、ワンショット回路が実装される印刷回路ボードのシールドされた層内へ埋め込まれる。または、遅延エレメント814は、1または複数のロジック・ゲートで実現することもでき、また、商業的に入手できる遅延線で実現することもできる。誘導されるジッタを最小化するために、当業者に知られた技術を用いて、配慮を行う必要がある。
【0034】
好適には、タイミング回路700のディジタル・コンポーネントは、例えば、モトローラ(R)社で製造された集積回路のECLinPS−Lite(登録商標)系からの、ポジティブ・エミッタ結合ロジック(PECL)を用いて実現される。
【0035】
差動回路710の代替例としては、フェーズ・シフトした出力信号を生成する任意の回路が、クロック信号の双方のエッジにわたっての独立制御の目的を達成する。別の代替例によると、差動回路710が省かれ、PLLが、逆の極性のエッジに応答するように構成される。
【0036】
理想的には、第1及び第2のPLLは、それらの入力と出力との間で同じ伝搬遅延を有する。しかし、コンポーネントの特性の通常の変動が原因で、伝搬遅延は正確には一致しない。PLL間の結果的なタイミング・スキューは、立上がりエッジと立下がりエッジとの間の関係を歪めるので、出力パルスが、対応する入力パルスよりも広く又は狭くなって現れるようになる。本発明によると、タイミング・スキューは、例えばHSDからの信号のような入力信号の立上がりエッジ及び立下がりエッジのエッジ配置を操作することにより、補償される。Catalyst(登録商標)システムでは、HSDのタイミングは、ユーザにプログラムされ、システム・ソフトウエアにより制御される。PLL間のスキューは測定することができ、HSDのエッジは個々に調節されて、PLLの信号が整合される。また、それぞれのPLLが、スキューを補償するために調節可能な可変遅延線を含むこともできる。このスキームの変形例として、一方のPLLが一定のバルク遅延を含み、他方のPLLが可変遅延を含むことができる。可変遅延はオフセットであり、バルク遅延の両側に広がる十分な調節範囲を有する。
フェーズロック・ループ構造
図9は、本発明によるPLL712、714のようなPLLのブロック図である。PLL712/714は、例えば、位相検出器910、ループ・フィルタ912、及び電圧制御発振器916などの、PLL回路に通常に見られるエレメントを含む。知られているように、位相検出器910は、第1及び第2の入力と、出力とを有する。位相検出器の出力は、第1の入力での信号と第2の入力での信号との間の位相差に比例する。また、知られているように、ループ・フィルタ912は、PLL712/714のフィードバックを安定させ、VCO916は、ループ・フィルタからの電圧を、印加される電圧により変化する周波数を有する信号へと変換する。
【0037】
PLL回路で一般に見られるこれらのエレメントに加えて、PLL712/714はまた、それぞれ、第1及び第2の周波数分割器918及び924を含む。これらはまた、プログラマブル−ゲイン増幅器(PGA)914と、セレクタ920とを含む。第1及び第2の周波数分割器のそれぞれは、VCOの出力周波数を所定の定数で分割する。PGAは、ループ・フィルタ912の出力をプログラマブル・ゲインにより増幅し、セレクタ920は、PLLの出力及びフィードバック信号を選択的に通過させるか又はブロックする。セレクタ920は、PLLの出力及びフィードバック信号を別個に制御し、従って、PLLがフィードバックを用いて動作を続けているときに、PLLが出力パルスをスキップすることを可能にする。
【0038】
第1の周波数分割器918はPLLの順方向経路に配置され、VCO周波数を定数「N」で割る効果を有する。第2の周波数分割器924はフィードバック経路に配置され、出力周波数を定数「M」で割る効果を有する。第1の周波数分割器918はフィードバック・ループの順方向経路にあるので、PLLの閉ループ周波数利得―分割に関するフィードバック・サーボには影響しない。しかし、第2の周波数分割器924は閉ループ利得に影響する。PLLのフィードバックは2つの入力を位相検出器910に対して等価する傾向にあるので、出力信号の周波数を係数Mだけ上昇させる。つまり、PLLはMに等しい全周波数利得を表す。
【0039】
PLL712/714は1MHzと1GHzとの間―ほぼ1オクターブの範囲で動作するよう設計される。しかし、VCOは1オクターブの範囲(以下に記述するように、2GHzと4GHzとの間)において可変である。したがって、PLLの設計目標を満たすことは、大きな範囲にわたって分割器の値を変えることを含む。
【0040】
分割器の値M及びNを変えると、PLLの特性が変わる。PLL712/714のループ利得は積M×Nに逆比例する。「ループ利得」とは、ループを巡る全利得を意味し、例えば、位相検出器910の第1及び第2の入力間の利得である。公知の方法で、PLLのループ利得はPLLの設定時間、精度、安定性及び他のAC特性に影響する。補償されないままであると、MまたはNの各変化はPLL712/714のループ利得を変化させ、したがって、PLLのAC特性を変化させる。特に関連するのは、MまたはNの各変化はPLLへの入力信号からジッタを除去するPLLの能力に影響することである。
【0041】
これが生じるのを回避するために、PGA914が周波数分割器(分周器)の影響を消し去るようPLL712/714によって使用される。PGA914は、プログラム可能な制御に応答して入力と出力との間で電圧利得を確立することによって動作する。出力周波数の全範囲にわたってループ利得(及びAC特性)を実質的に一定に保つために、PGAの利得は積M×Nに正比例して変動する。
【0042】
PGA914はループ・フィルタ912の出力とVCO916の入力との間に配置されることが好ましい。しかし、この配置は決定的なものではない。代わりに、PGAはPLL712/714のアナログ経路の任意の場所に位置することができる。例えば、PGAはループ・フィルタ912の前ではなくて後に置かれ得、または、ループ・フィルタ912の中に組み込まれ得る。他の代替案によると、ループ・フィルタ912の動特性は、ループ利得の異なる値を達成するよう変動し、個別のPGAは不要である。
【0043】
PGA914は商業的に利用可能なコンポーネントまたはその組み合わせから製作することができる。好ましい実施の形態においては、PGA914はアナログ・デバイス社(マサチュセッツ州、ノーウッド)から入手し得るAD604の2つのカスケード・チャンネルからなる。その結果のPGAの全利得は96dBの範囲にわたって変動する。
【0044】
好ましくは、タイミング回路700は、タイミング回路の他の機能の他、PGAの利得を制御するためにフィールド・プログラマブル・ゲート・アレイ(FPGA、図示せず)を備える。代わりに、ディスクリート・ディジタル・ロジックを用いることができる。また、ATEはタイミング回路内のレジスタに書き込むことによりPGAの利得を直接制御することができる。
電圧制御発振器
従来から電圧制御発振器はPLLに含まれるが、本発明に係るVCO916は従来の設計ではない。図10は本発明に係るVCO916を示す。VCO916は2GHz〜4GHzの周波数範囲を有する低ジッタの安定な発振器1012を備える。発振器1012は、マイクロ・ランブダ社(オハイオ州、デイトン)からのモデルMLPB−0204のような「YIG」発振器であることが好ましい。YIG発振器は、高Q共振器を生じるよう薄膜プロセスを用いて製作されたイットリウム鉄ガーネット球を有する。共振器は印加された磁界に比例する出力周波数を生成する。磁界は、印加される磁界の粗同調及び微(精細)同調のために個別の電磁コイルを有する球内の永久磁石によって供給される。YIG発振器の微同調ポートは400kHzに帯域制限され、発振器を広帯域ノイズから保護する。YIG発振器は4GHz搬送周波数から100kHzずれたところで−130dBc/Hzの極めて低い位相ノイズを達成する。
【0045】
VCO916はYIG発振器の粗調整コイルに結合された粗同調ドライバ1016を有する。粗同調ドライバ1016はディジタルーアナログ・コンバータ(DAC)1014から入力を受け取る。DAC及び粗同調ドライバはYIG発振器の近似動作周波数を確立する。この周波数は、PLLがロックされたときのYIG発振器の予測出力周波数に対応する。コンデンサを粗同調コイル間に配置して粗同調コイルをスプリアス・ノイズから保護することが好ましい。
【0046】
また、VCOはYIG発振器の微調整コイルに結合された微同調ドライバ1010を有する。PLL712/714のフィードバックの動作により、微同調ドライバ1010は出力周波数を正確に制御する値をゼロに合わさせる。
【0047】
磁界は印加された電流に正比例する。したがって、粗同調ドライバ1016及び微同調ドライバ1010は、電流の形で出力を供給することが好ましい。粗同調ドライバ1016及び微同調ドライバ1010は電圧制御電流源であることが好ましい。
【0048】
代わりに、粗同調ドライバ及び微同調ドライバは電圧の形で出力を供給し、YIG同調電流を作るためにコイルの寄生抵抗に依存する。しかし、電圧制御技術は温度変化に対する制御コイルの抵抗の変化を補償することができない。コイル抵抗は温度に強く依存し、コイル電流のドリフトはYIGの動作周波数を変化させる。粗同調コイルを流れる電流が充分大きなマージンだけ変化すると、フィードバックは変化をサーボ制御することができず、PLLはロックから外れる。微同調ドライバに関しては、微同調コイルの電圧制御は極をPLLの伝達関数に追加する。追加された極はPLLの安定化を不必要に複雑化する。
【0049】
DAC1014はPGA914と同じ制御源を用いてプログラムされることが好ましい。例えば、FPGAはDAC1014及びPGA914を制御する。
位相検出器/ループ・フィルタ
図11a及び図11bは、本発明による位相検出器910及びループ・フィルタ912に関して略図で例示する。位相検出器910は、電圧制御型電流源(VCCS)に連結するディジタル位相検出器1110を含む。VCCSは、トランジスタ1112、1114、1116、1118、及びそれに伴う、バイアス抵抗、コンデンサ、及びダイオードを含む。ディジタル位相検出器1110は、基準入力「R」でのクロック信号と可変入力「V」でのクロック信号との間の位相差に応答して、UP(アップ)及びDOWN(ダウン)出力パルス、そしてそれらの補数を生成する。VCCSは、ディジタル出力信号を受信し、そしてアナログ電流を生成する。VCCSは、ディジタル位相検出器1110からのUP及びDOWNパルスに応答して、ループ・フィルタ912の仮想グラウンドへの電流供給源である。
【0050】
好ましくは、速い応答時間をプロモートするために、電流の流れは、VCCSの出力トランジスタ1112、1114、1116、1118において、連続的に維持される。しかし、電流の大きさは、ディジタル位相検出器1110の出力に応答して変化する。ディジタル位相検出器1110は、好ましくはモトローラ社からのPECL装置(例えば、モデルMCK 12140)である。
【0051】
好ましくは、ディジタル位相検出器1110のPECL出力及びループ・フィルタ912のグラウンド基準のアナログ電子回路の双方と互換性を持つために、電圧V1は+5Vであり、V2は+3Vであり、そして、V3は−5Vである。しかし、本発明の範囲内で、当業者によって公知であるように、ロジック系統及び供給電圧は変化可能である。
【0052】
VCCSは、PLLの出力でジッタを減らす。第1に、差動回路は、PECL供給からのノイズを減衰する。PECL供給のノイズがVCCSの両方の回路分岐に等しく現れるので、ノイズは共通モードである。したがって、PECL供給ノイズの効果は、VCCSの出力で相殺する。第2に、差動回路は位相検出器利得を増加させ、それは全体的なPLLジッタを減少させる。PLLは、その出力周波数範囲を達成するために、順方向の利得の特定の値(位相検出器910、PGA914、VCO916、及び分周器918の利得の積)を必要とする。PGA914が位相検出器910より多くのノイズを生成するということを認識した。位相検出器910の利得を増加することによって、PGAの利得、したがって、ノイズ貢献)が減少でき、PLLの全体的なジッタを減らす。
【0053】
図11bに示すように、ループ・フィルタ912は積分器として配置される。ループ・フィルタは、増幅器1150、例えばオペアンプ、帰還コンデンサ1154、そして帰還抵抗1152を含む。帰還コンデンサ1154は、PLLのループ利得のDCにおいてポール(極)を決めるために、位相検出器910と協力して動作する。帰還抵抗1152は、積分器の閉ループ応答にゼロ(零)を加え、そしてPLLの全体的なフィードバックを安定させるのを助ける。
【0054】
ループ・フィルタ912のポール及びゼロは、全体としてPLLの周波数応答を決定する際のドミナント効果を有し、したがって、ジッタ伝達関数にドミナント効果を及ぼす。ループ・フィルタ912のポール及びゼロを調整することによって、PLLのジッタ伝達関数は、異なる周波数のジッタを選択的にフィルタ処理するために仕立てられることが可能である。
分周回路及びセレクタ
図12a及び図12bは、本発明による第1の分周器918及びセレクタ920を示す。図12aに示すように、第1の分周器918は、4の固定ファクターによって、YIGの出力周波数を分割するプリスケーラ1210を含む。プリスケーラ1210は、YIG発振器の2−4GHzの周波数レンジを取り扱うために、シリコンよりむしろ、砒化ガリウムから作られるのが好ましい。プリスケーラ1210の出力は、固定の2除算計数器1212に結合され、そして、プログラマブルなP除算計数器1214に結合される。
【0055】
図12bに示すように、セレクタ920は、第1及び第2のセレクタ装置1250及び1252を含む。プリスケーラ1210、そして2つの計数器1212及び1214の出力は、第1のセレクタ装置1250に接続し、そこにおいて、それらは、制御信号922bの操作によって、PLLの出力に選択可能に通過される。計数器1212及び1214の出力も、第2のセレクタ手段1252に接続し、そこにおいて、それらは、制御信号922aの操作によって、PLLの位相検出器910へ選択可能に戻される。
【0056】
第1及び第2のセレクタ1250及び1252の間で、出力及び帰還信号を分配することによって、本発明のPLLに従って、異なる信号が出力されて、そして帰還されることが可能である。例えば、PLLは、それがそのフィードバックにP除算計数器1214の出力を直接供給するのと同時に、その出力に直接プリスケーラ1210の出力を直接供給できる。このように、PLLは、フィードバックが追跡することができるより高い周波数を有する信号を出力できる。しばしば、パルスをスキップするかまたはクロック信号をオフにすることが望ましく、その一方でPLLを作動し続けることが望ましい。セレクタ1250は、固定されたハイ状態「1」か固定されたロー状態「0」のいずれかを選ぶことによって、この能力を提供し、その一方で、PLLは入力信号にロックし続ける。
ロック検出器
図13は、本発明に関連して使用される単純な、そして効率的な位相ロック検出回路を示す。ディジタル位相検出器1110からのUP及びDOWN信号は、差動アンプ1310の反転入力及び非反転入力に結合する。差動アンプ1310は、UP信号に応答して正電圧を生成し、またDOWN信号に応答して負電圧を生成する。差動アンプは、好ましくは、差動アンプの正及び負の経過を平均するために、ローパスフィルタを含む。あるいは、別々のローパスフィルタを提供できる。
【0057】
差動アンプ1310の出力は絶対値回路1312に結合し、この回路は、回路入力の絶対値をとることに類似している方法で、正および負の両方の入力に対して正の信号を生成する。絶対値回路1312の出力は、コンパレータ1314の入力に接続する。基準信号Vtは、コンパレータの他の入力に接続する。デジッタル位相検出器1110からのUPパルスの数がDOWNパルスの数に等しいとき、PLLがロックする。ロックされた状態に応答して、絶対値回路1312の出力は、ゼロに接近して、そして基準電圧を交差する。それから、コンパレータ1314は、その出力状態を変える。好ましくは、コンパレータ1314は入力ヒステリシスを有し、それは、一旦それがロックされるかまたはロックされないと、その状態を変えるために、期待される雑音レベルより大きいその入力での移動を必要とする。
PLL伝達関数の調整
我々の測定は、相関関係にないジッタがテスト・システムのノイズ・フロア(noise floor)をもたらし、これが周波数に対して比較的一定のままであることを示した。PLL自体(主にVCO)により誘発されるジッタは、低周波でこのノイズ・フロアを上回っており、周波数が増加するとともに指数的に減少する。また、発明者の測定は、相関関係にある大部分のジッタがHSD周波数の2ないし3[kHz]の範囲内にあることも示した。発明者は、PLLのバンド幅をPLLにより誘発されたジッタの周波数と相関関係にない周波数とがクロスオーバーする周波数に設定することによって、ジッタの悪影響を最小にできることを確認した。上述した特定のハードウェア装置において、この最適の設定は、約5[kHz]である。PLLのバンド幅をこの最適の値にセットすることにより、PLLは、相関関係にあるジッタのライオンズ・シェア(lion’s share)を通過させ、VCOノイズのライオンズ・シェアをフィルターにかける。また、PLLは、この最適の値を超える相関関係のないジッタもフィルターにかける。
【0058】
上述の通り、PGA914の利得を変化させることによって、分周器924及び914のM値及びN値に関係なく、ループ・バンド幅を、その最適の値で維持することができる。このように、PLLは、動作条件の全範囲内でジッタを最低値に保っている。
タイミング回路の動作
図14−16は、3つの異なる周波数利得を持つタイミング回路700の動作を例示する。図14に示すように、タイミング回路700は、1の周波数利得を有して、周期「P」及びパルス幅「Tw」を有する入力信号1410を受信する。第1のPLL712は、入力信号1410の上昇する端(立上がりエッジ)に応答して、第1のクロック信号を生成する。そして、第2のPLL714は入力信号1410の降下する端(立下がりエッジ)に応答して、第2のクロック信号を生成する。コンバイナ716の中のワンショット回路は、第1及び第2のクロック信号を第1及び第2のパルス列、それぞれ1412、そして1414に変換する。セット/リセット・フリップフロップ810は、第1のパルス列1412に応答して連続的に「セット」し、第2のパルス列1414に応答して連続して「リセット」する。セット/リセット・フリップフロップ810からの出力信号の結果として生じる出力クロック1416は、入力信号1410の立上がりエッジに応答する立上がりエッジと入力信号1410の立下がりエッジに応答する立下がりエッジとを有する。出力クロック1416の周期及びパルス幅は、入力信号1410の周期及びパルス幅と同じである。したがって、タイミング回路700は入力クロック1410を再生成する一方、デューティ・サイクル及びパルス幅を保存する。
【0059】
図15は、2の周波数利得を有するタイミング回路700の動作である。PLL712及び714は、入力クロック1510の周波数の2倍の周波数を持つクロックを生成し、ワンショット回路は、そのクロックをパルス列1512及び1514に変換する。前述の通り、セット/リセット・フリップフロップ810は、パルス列からの出力クロック1516を生成する。出力クロック1516の周波数は、入力周波数の2倍であるが、入力クロックのパルス幅は保存される。
【0060】
最後の例を、図16に示す。ここでは、タイミング回路は、8の周波数利得により操作される。前述の通り、PLL712及び714のそれぞれ、出力信号を生成し、この時間のそれぞれは、入力信号1610の8倍の周波数を有しており、ワンショット回路は、これらのクロックをパルス列1612及び1614に変換する。出力クロック1616は、入力クロック1610の8倍の周波数を有する。
【0061】
図16は、タイミング回路を用いて比較的長い入力パルスから比較的短い出力パルスを生成する方法を示している。このように、タイミング回路を、周波数倍増(逓倍)と同様にパルス幅分割のために用いることができる。パルス幅分割は、ユーザーが提供可能なHSDよりも短いパルス幅を有する出力クロックを生成することを望むときに、特に好ましい。
【0062】
タイミング回路は、周波数倍増Mがタイミング回路の出力信号の周期を入力パルス幅より短くさせるいかなる時も、入力信号のパルス幅を分割する。図14〜16の波形から分かるように、出力パルス幅は、常に、入力パルス幅を出力周期で割った余りに等しい。出力パルス幅は、以下のように数学的に表すことができる。
【0063】
【数1】
TwOut=TwInMODULO POut (1)
ここで、POut=PIn/M
又は
【0064】
【数2】
TwOut=TwInMODULO(PIn/M) (2)
パルス幅分割とパルス・スキッピング(上述の「分周回路とセレクタ」を参照)と組み合わせることによって、タイミング回路は、その出力信号のパルス幅及び周波数のそれぞれを独立して制御できる。
【0065】
タイミング回路は、M個の異なる入力信号からいかなる所望の出力信号も生成できる。図17に示すように、タイミング回路は、出力信号1710を、入力信号1720、1730又は1740のいずれからでも、生成できる。これらの入力信号の全ては、出力信号の1/3の周波数を有するが、それらのデューティ・サイクルは、それぞれ1/6、1/2、そして5/6に等しい。同じ出力信号を生じさせる異なる入力信号は、以下の関係式により表すことができる。
【0066】
【数3】
DutyIn=1/M*(j+DutyOut) (3)
又は、
【0067】
【数4】
TwIn=j*POut+TwOut (4)
ここで、jは、0から(M−1)までの全ての整数である。
HSDをその上限の周波数に近付けて操作するときに、ユーザーは、上に指す範囲内の中央の方へ、「j」の値を選ぶことによって、HSDに要求される高周波数を最小にするという柔軟性を有する。
UUTw / タイミング回路をテストする方法
図18は、タイミング回路700を使用しているUUT1814をテストするためのセットアップである。ATEシステム1810は、マスタークロック1818を含む。マスタークロックは、アナログ・ソース1816、ディジタル入出力1820、タイミングジェネレータ1824に共通のタイミング基準を生成する。これらの構成要素の全てがATEマスタークロック1818を基準にしているので、これらの構成要素はすべてコヒーレントである。
【0068】
UUT1814の典型的テストの間、ユーザーはアナログ・ソース1816がテスト波形を生成するようにプログラムする。テスト波形は、マスタークロック1818からクロックパルスに応答して決められる離散的なレベルの連続を含む。ユーザー入力に応答して、タイミングジェネレータ1824はマスタークロック1818から所望の周波数そしてパルス幅を読み出す。HSD1826は所望のクロック信号を出力し、タイミング回路700は所望の出力クロックを生成する。
【0069】
UUT1814が作動されると、それはタイミング回路700からの出力クロックに応答してディジタル出力信号の連続を生成する。ユーザー制御により、ディジタル入出力1820はUUTからのディジタル出力信号を読み出して、その信号を処理のためにATEにレポートする。
【0070】
好ましくは、ATE1810はHSD1826を構成するためのソフトウェア・ドライバ(図示せず)及び所望の出力クロックを生成するためのタイミング回路700を含んでいる。ユーザーは、好ましくは所望の出力クロックの周波数及びパルス幅を特定する。ソフトウェア・ドライバは、上述した方程式(1)に従って、HSDの最適のパルス幅及び周波数を設定する。ドライバも、分周器、PGA利得を設定し、VCO916の値の粗調整により、タイミング回路700をプログラムする。
【0071】
ATEシステム1810のコヒ―レント構成は、正確で効果的なテストを促進する。全ての構成要素がマスタークロックの制御の下で動作する場合、マスタークロック1818のジッタの大部分は全ての構成要素に共通である。この共通のつまり相関しているジッタは、タイミング回路700を通過し、単に小さな測定誤差のみに寄与する。さらに、大部分の相関されないジッタは、タイミング回路700によりフィルターされる。このように、相関されないジッタは、同じように小さいエラーに寄与する。
【0072】
タイミング回路700によって促進される構成はコヒーレントなので、サンプル信号のパワースペクトルにおける「スカート」を減少させ、よって精度を高める。
【0073】
コヒ―レントな構成は、さらに入力データのウィンドーイングの必要性を除去する。ATEはUUT及びディジタル入出力のサンプリングと同様にアナログ信号の生成を制御するので、ATEはDSPを実行する前にウィンドウと任意に入力信号をバウンドさせる必要はない。ATEが多くのノイズを処理するために呼び出されないので、ATE上の計算における負担は減少される。
【0074】
タイミング回路700は、現在のATEシステムでスムーズに統合する。大部分のATEシステムは、ATE全体にわたって活動をコーディネートするマスタークロックを有する。タイミング回路700はシステムの特性をATEにほんの小さな変化を与えることで改善するためにシステムに加え得る。タイミング回路700はこれらのATEシステムの正確さを、相関されたジッタを透過させ、ディジタル・チャネルから相関されないジッタをフィルタすることにより改善する。
【0075】
図18の動作例では、UUTはA/D変換器である。しかし、上記したテスト原理は他の混合信号装置(例えばD/Aコンバータ、モデム、ディスクドライブ・コントローラ、トランシーバ・リンク、ディジタル無線、そして高速補間回路)に適用されるものと理解すべきである。
【0076】
一つの実施例について、多数の代替的な実施例または変形がなされ得る。例えば、相関されないジッタを拒絶するためのPLLの適合化は、約5kHzでのPLLのローパスフィルターを含んでいる。これは、単なる例示である。フィルタ装置は相関されないジッタはそれが現われる時は常に修正可能である。例えば、ループフィルタの周波数応答は、異なる帯域幅を提供するために変化可能である。代替的にPLLはジッタの特定の周波数帯を目標とするために、必要に応じて帯域通過、帯域阻止または高域フィルタまたはその組み合わせを使用し得る。
【0077】
上記したタイミング回路への入力は、HSDである。しかし、タイミング回路は、テストシステムの範囲内の他の信号源とともに、または外部信号源とともに使用し得る。異なるアプリケーションにおいては、PLLのバンド幅は、使用される信号源のジッタ特性が適合するように調整され得る。
【0078】
したがって、本発明は請求の範囲の趣旨及び範囲のみにより制限されるものである。
【図面の簡単な説明】
【図1】 図1は、従来技術に従った混合信号テストのセットアップのブロック図である。
【図2】 図2A及び図2Bは、ノイズの無い(図2A)、そしてノイズの有る(図2B)信号の電力スペクトルを例示するグラフである;
【図3】 図3は、ゼロジッタ・クロックを有する純粋なトーンの離散的サンプリングを示すグラフである。
【図4】 図4は、ジッタを有するクロックを有する図3の純粋なトーンの離散的サンプリングを示すグラフである。
【図5】 図5は、図3のサンプリングされたトーンに対するジッタの影響を示すグラフである。
【図6】 図6A及び図6Bは、サンプリングされた純粋なトーンの電力スペクトルに対するクロック・コヒーレンスの効果を示す。クロックは、図6Bにおいてはコヒーレントであり、図6Aにおいては非コヒーレントである。
【図7】 図7は、本発明に従って構成されたタイミング回路のブロック図である。
【図8】 図8Aは図7のコンバイナの概略図であり、図8Bは図8Aのコンバイナのタイミング図である。
【図9】 図9は、図7のPLLのブロック図である。
【図10】 図10は、図9の発振器のブロック図である。
【図11】 図11Aは図9の位相検出器の概略図であり、図11Bは図9のフィルター回路の概略図である。
【図12】 図12Aは第1の分周器のブロック図であり、図12Bは図9のセレクタのブロック図である。
【図13】 図13は、図7のタイミング回路と連動して使用されるロック検出器のブロック図である。
【図14】 図14は、図7のタイミング回路により実行される入力クロック信号の再生を示すタイミング図であり、そこにおいて、再生されたクロックは、入力クロックのデューティ・サイクルを保持する。
【図15】 図15は、図7のタイミング回路により実行されるクロック信号の周波数逓倍を示すタイミング図であり、そこにおいて、逓倍されたクロックのパルス幅は、入力クロックのパルス幅により制御される。
【図16】 図16は、図7のタイミング回路により実行されるクロック信号の周波数逓倍を示すタイミング図であり、そこにおいて、逓倍されたクロックのパルス幅は、入力クロックのパルス幅により制御される。
【図17】 図17は、図7のタイミング回路が、周波数逓倍でもって動作されるとき、同一の出力クロックを異なる入力クロックから発生することが可能である仕方を示すタイミング図である。
【図18】 図18は、図7のタイミング回路を使用して混合信号装置を試験するためのATEセットアップのブロック図である。
Claims (23)
- 自動試験装置用タイミング回路であって、
入力信号の立上りエッジに位相ロックされる第1のクロック信号を生成する出力を有する第1のフェーズロック・ループと、
前記入力信号の立下りエッジに位相ロックされる第2のクロック信号を生成する出力を有する第2のフェーズロック・ループであって、前記第1及び第2のクロック信号が所定の位相関係を有する、第2のフェーズロック・ループと、
それぞれ第1及び第2のフェーズロック・ループの出力に結合される第1及び第2の入力と、交互にセット及びリセットして、前記第1と第2のクロック信号に応答して高論理レベル及び低論理レベルの連続体を生成する出力と、を有するフリップフロップを含む、コンバイナと、
を備えたタイミング回路。 - 請求項1記載のタイミング回路において、更に、
入力信号を受信する入力を有するとともに、それぞれ入力信号の反転及び非反転バージョンを提供する第1及び第2の出力を有する差動回路を備え、
前記差動回路の第1の出力は第1のフェーズロック・ループの入力に結合され、前記差動回路の第2の出力は第2のフェーズロック・ループの入力に結合される、
タイミング回路。 - 請求項1のタイミング回路において、
前記フリップフロップが、フリップフロップの第1及び第2入力の一方であるセット入力と、セット入力及びリセット入力の他方であるリセット入力とを有するセット/リセット・フリップフロップであり、
前記コンバイナ回路が、更に、
第1のフェーズロック・ループの出力に結合される入力及び前記フリップフロップの第1の入力に結合される出力を有する第1のワンショット回路と、
第2のフェーズロック・ループの出力に結合される入力及び前記フリップフロップの第2の入力に結合される出力を有する第2のワンショット回路と、
を備えるタイミング回路。 - 請求項3記載のタイミング回路において、前記第1及び第2のワンショット回路の各々は、
反転入力及び非反転入力を有する論理ゲートであって、前記非反転入力がそれぞれのワンショット回路の入力に結合される論理ゲートと、
前記論理ゲートの反転入力とそれぞれのワンショット回路の入力との間に結合される遅延素子と、
を備えるタイミング回路。 - 請求項4記載のタイミング回路において、前記遅延素子は、回路基板上の所定の長さのトレースからなる、タイミング回路。
- 請求項1記載のタイミング回路において、前記第1及び第2のフェーズロック・ループの各々は、入力を有し、更に、
第1及び第2の入力と、出力を有する位相検出器回路であって、前記第1の入力が前記フェーズロック・ループの入力に結合され、第2の入力が前記フェーズロック・ループの出力に結合される、位相検出器回路と、
入力及び出力を有し、入力が前記位相検出器回路の出力に結合されるループ・フィルタと、
入力及び出力を有し、入力が前記ループ・フィルタの出力に結合される発振器回路と、を備えるタイミング回路。 - 請求項6のタイミング回路において、更に、
利得を有するとともに、前記ループ・フィルタの出力に結合される入力及び前記発振器回路の入力に結合される出力を有するプログラム可能利得増幅器と、
分周器定数Nを有するとともに、入力が前記発振器回路の出力に結合され、出力が前記フェーズロック・ループの出力に結合される第1の分周器と、
前記分周器定数Nに応答して、前記プログラム可能利得増幅器の利得を変更して、前記フェーズロック・ループのループ・ゲインを一定に維持する手段と、
を備えるタイミング回路。 - 請求項6のタイミング回路において、更に、
利得を有するとともに、前記ループ・フィルタの出力に結合される入力及び前記発振器回路の入力に結合される出力を有するプログラム可能利得増幅器と、
分周器定数Mを有し、前記フェーズロック・ループの出力と前記位相検出器回路の第2入力との間に直列に結合される分周器と、
前記分周器定数Mに応答して、前記プログラム可能利得増幅器の利得を変更して、前記フェーズロック・ループのループ・ゲインを一定に維持する手段と、
を備えるタイミング回路。 - 請求項1記載のタイミング回路において、
前記第1及び第2のフェーズロック・ループは、該フェーズロック・ループへの入力信号に含まれる入力ノイズと前記フェーズロック・ループの内部で発生される内部ノイズとのクロスオーバ周波数に等しい帯域幅を有し、前記入力ノイズと前記内部ノイズとは周波数の関数であり、前記クロスオーバ周波数は、内部ノイズ関数が入力ノイズ関数以下になる周波数として定義される、タイミング回路。 - 請求項6記載のタイミング回路において、前記位相検出器回路は、
ディジタル論理レベルを提供する出力を有するディジタル位相検出器と、
前記ディジタル位相検出器の出力に結合された入力を有し、それによって提供されるディジタル論理レベルに応答して出力電流を生成する電圧制御された電流増幅器と、
を備えるタイミング回路。 - 請求項10記載のタイミング回路において、更に、
前記ディジタル位相検出器のアップ・ディジタル出力及びダウン・ディジタル出力に結合された第1及び第2の差動入力を有する差動増幅器と、
前記差動増幅器の出力に結合された入力と、前記差動増幅器への正及び負の差動入力の両方に正の信号を生成する出力と、を有する絶対値回路と、
前記絶対値回路の出力に結合された第1の入力と基準信号を受信する第2の入力とを有し、前記基準信号と交差する前記絶対値回路の出力に応答してロックされた信号を生成するコンパレータと、
から構成されるロック検出回路を備える、タイミング回路。 - 請求項6記載のタイミング回路において、前記発振器回路はYIG発振器回路を備えるタイミング回路。
- 請求項12記載のタイミング回路において、
前記YIG発振器回路は、前記発振器回路の入力に結合された精細調節入力と、粗調節入力とを有しており、前記発振器回路は、更に、
出力を有するディジタルーアナログ・コンバータ(DAC)回路と、
前記DAC回路の出力に結合された入力と前記YIG発振器回路の前記粗調節入力に結合された電流制御出力とを有する粗同調ドライバ回路と、
を備えるタイミング回路。 - 請求項13記載のタイミング回路において、前記発振器回路は、更に、
前記発振器回路の入力と前記YIG発振器回路の精細調節入力との間に直列に結合された入力を有する精細同調ドライバを備え、該精細同調ドライバの出力は電流制御出力である、タイミング回路。 - 入力クロック信号から制御されたデューティ・サイクルを有する低ジッタ・クロック信号を発生する方法であって、
前記入力クロック信号を第1及び第2のフェーズロック・ループに結合するステップと、
前記第1のフェーズロック・ループによって、前記入力クロック信号の立上りエッジに位相ロックされる第1の再生クロック信号を発生するステップと、
前記第2のフェーズロック・ループによって、前記入力クロック信号の立下りエッジに位相ロックされる第2の再生クロック信号を発生するステップと、
前記第1及び第2の再生クロック信号を組み合わせて、高及び低の論理レベルの交番する連続体を有する出力クロックを発生するステップと、を含み、
前記組み合わせるステップは、前記第1及び第2の再生クロック信号の論理遷移に応答して、交互にセット及びリセットするフリップフロップを含む、
方法。 - 請求項15記載の方法において、前記フリップフロップはセットーリセット・フリップフロップであり、前記組み合わせるステップは、
前記第1及び第2の再生クロック信号の一方をセットーリセット・フリップフロップのセット入力に結合するステップと、
前記第1及び第2の再生クロック信号の他方をセットーリセット・フリップフロップのリセット入力に結合するステップと、
を含む方法。 - 請求項15記載の方法において、各フェーズロック・ループはフィードバック経路とフォワード経路とを含み、前記フォワード経路は発振器回路を含んでおり、更に、
前記フォワード経路において、前記発振器回路からの信号の周波数を分周するステップと、
前記フィードバック経路において、それぞれのフェーズロック・ループ回路の再生クロックの周波数を分周するステップと、
それによって、所定の範囲の出力周波数を発生するステップと、
を含む方法。 - 請求項15記載の方法において、更に、各フェーズロック・ループが前記入力クロック信号からのジッタをフィルタリングすることを含む、方法。
- 請求項18記載の方法において、前記入力クロック信号は、システム・マスター・クロックと共通のジッタ成分を含む第1の周波数帯域と、前記システム・マスター・クロックと共通でないジッタ成分を含む第2の周波数帯域と、を含み、更に、各フェーズロック・ループが、前記第1の周波数帯域を通過させ、前記第2の周波数帯域をフィルタリングする、方法。
- 請求項15記載の方法において、更に、前記入力クロック信号のデューティ・サイクルを変動させて前記出力クロックのデューティ・サイクルを変動させることを含む、方法。
- 請求項20記載の方法において、更に、
前記第1及び第2のフェーズロック・ループが前記入力クロック信号の周波数を定数で逓倍することを含み、
前記出力クロックの周波数は、前記入力クロック信号の周波数の整数倍と等しく、前記出力クロックのデューティ・サイクルは前記入力クロック信号のデューティ・サイクルと共に変動する、方法。 - 請求項21記載の方法において、前記出力クロックのパルス幅は、前記入力クロック信号のパルス幅を出力クロックの周期で除算した剰余に等しい、方法。
- 入力クロックから出力クロックを発生する方法であって、前記出力クロックのデューティ・サイクルは前記入力クロックのデューティ・サイクルによって決定される方法において、
(a)第1のフェーズロック・ループによって、前記入力クロックの立上りエッジに応答して前記入力クロックの周波数を逓倍して第1の逓倍されたクロックを発生するステップと、
(b)第2のフェーズロック・ループによって、前記入力クロックの立下りエッジに応答して前記入力クロックの周波数を逓倍して第2の逓倍されたクロックを発生するステップと、
(c)前記第1及び第2の逓倍されたクロックを組み合わせて出力クロックを発生するステップであって、該組み合わせるステップは、前記第1及び第2の逓倍されたクロック信号の所定の論理遷移の間の出力クロックを安定状態に保持するフリップフロップを含み、前記第1及び第2のフェーズロック・ループは前記入力クロックの周波数を定数で逓倍する、ステップと、
を含む方法。
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