TWI489783B - 具有相位內插功能之時脈產生裝置及其相關方法 - Google Patents

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Description

具有相位內插功能之時脈產生裝置及其相關方法
本發明有關一種時脈產生裝置及其相關方法，尤指一種具有相位內插功能之時脈產生裝置及其相關方法。
於許多應用上，時脈產生裝置(例如是鎖相迴路(PLL)、延遲鎖住定迴路(DLL))為一十分重要的電路。在本說明書中係以鎖相迴路作為說明，「第1圖」說明用以接收一參考時脈及產生一輸出時脈之一習知鎖相迴路100，其中該輸出時脈係由一頻率較其快N倍之該參考時脈來進行鎖相，且N為一整數。鎖相迴路100包含：相位/頻率偵測器(PFD)110、迴路濾波器(Loop filter)120、壓控振盪器(VCO)130及除N電路150。其中，相位/頻率偵測 器110用以偵測該參考時脈及一反饋時脈間之一相位差，並產生一相位誤差訊號PE來表示該相位差。迴路濾波器120用以濾波該相位誤差訊號PE以產生一電壓訊號VCON。壓控振盪器130在電壓訊號VCON的控制下產生該輸出時脈。除N電路(除頻電路)150用以將該輸出時脈除以N以產生該反饋時脈。眾所週知，鎖相迴路100透過一反饋的方式調整電壓訊號VCON，以使得該反饋時脈之相位能與該參考時脈對準。在一穩態下，該反饋時脈可以準確地與該參考時脈對準，因此，相位誤差PE幾乎為零，且電壓訊號VCON幾乎為一常數值。
壓控振盪器130為包含有一壓控延遲線(VCDL)135之一環式振盪器，其中，壓控延遲線135耦接於一自反饋(self-feedback)的電路拓樸(topology)。壓控延遲線135具有由電壓訊號VCON所控制之一延遲量。當該延遲量發生變化時，壓控振盪器130之振盪頻率亦會隨之變化，換言之，壓控振盪器130之振盪頻率可視為由電壓訊號VCON所控制。為此領域具通常知識者所習知，由於振盪時脈反復地在壓控延遲線135上循環而累積的雜訊量，故環式振盪器上通常具許多雜訊。此外，環式振盪器上的雜訊量將會使得鎖相迴路的效能衰減，因此，亟需一用以消除鎖相迴路中之環式振盪器上的雜訊的裝置及方法。
這裡，與上述相關問題之研究及/或探討的文獻有三篇美國專利及兩篇期刊。此三篇美國專利的號碼分別為US 6,683,506、US 6,617,936及US 6,861,916，而該兩篇期刊中之一刊載於「2007 Symposium on VLSI Circuits Digest of Technical Papers」中第166頁至第167頁，標題為“A low jitter 1.6GHz multiplying DLL utilizing a scrambling time-to-digital converter and digital correlation”，而另一篇則刊載於「IEEE Journal of Solid State Circuits,vol.37,pp.1795-1803,Dec.2002」，其標題為“A multiple-crystal interface PLL with VCO alignment to reduce phase noise”。茲列出以供參考。
本發明之實施例揭露了一種相位內插功能之時脈產生裝置。本發明之時脈產生裝置包含相位內插控制器、相位/頻率偵測器、迴路濾波器、相位內插振盪器以及除N電路。相位內插控制器，經由一輸入時脈產生一相位內插控制訊號。相位/頻率偵測器，用以偵測一第二參考時脈與一反饋時脈間之一相位差，並輸出一相位誤差訊號來表示該相位差。迴路濾波器，用以濾波該相位誤差訊號，並產生一第一控制訊號。相位內插振盪器，於一相位內插下產生一輸出時脈。除頻電路，用以將該輸出時脈進行除頻，以產生該反饋訊號。
本發明之實施例揭露了一種時脈產生之方法。該方法包含：經由一輸入時脈產生一相位內插控制訊號；偵測一第二參考時脈與一反饋時脈間之一相位差，並輸出一相位誤差訊號來表示該相位差；濾波該相位誤差訊號來產生一第一控制訊號；於一相位內插下產生該第一控制訊號該輸出時脈，其中，該振盪狀態係由該第一控制訊號所控制，且該相位內插係由一相位內插控制訊號所控制；以及，將該輸出時脈進行除頻以產生該反饋時脈。
說明書中所例示本發明之多個實施例，皆為本發明之較佳實施例，其目的用於說明本發明可以許多方式來加以實施以及非用來限定本發明實施之範圍。換言之，熟知此項技藝者當可藉由此些實施例的描述而得知本發明之細節，故在此不再贅述。
如上所述，於一般情況下，由於振盪時脈反復地在延遲線上循環而將雜訊予以累積，故環式振盪器上通常具許多雜訊。此外，環式振盪器上的雜訊量將會使得鎖相迴路的效能衰減。相對而言，一參考時脈通常具有較少的雜訊。而改善鎖相迴路之輸出時脈的方法之一，係依據該參考時脈來對該振盪時脈進行相位內插，但須注意別因相位內插不當而產生脈衝(glitch)。
「第2A圖」為本發明之鎖相迴路200之一實施例之功能方塊的示意圖。鎖相迴路200接收一參考時脈REF，並產生一輸出時脈OUT，其中，輸出時脈OUT被頻率較其快N倍的參考時脈鎖相，且N為一整數。鎖相迴路200包含：固定延遲電路210、相位內插環式振盪器(PIRO)230、相位內插(PI)控制器220、除N電路(或稱「除頻電路」)270、可變延遲模組235、相位/頻率偵測器(PFD)250，以及迴路濾波器260。固定延遲電路210接收參考時脈REF，並輸出一第一延遲參考時脈REF1，其中，第一延遲參考時脈REF1落後參考時脈REF一固定的延遲量。相位內插環式振盪器230接收第一延遲參考時脈REF1，並在一相位內插控制訊號PIC及一第一控制訊號CON1的控制下產生輸出時脈OUT。相位內插控制器220接收參考時脈REF，並產生相位內插控制訊號PIC。除N電路270將輸出時脈OUT除以 N，以產生一反饋時脈FB。可變延遲模組235輸出一第二延遲參考時脈REF2，其中，第二延遲參考時脈REF2落後參考時脈REF一延遲量，且該延遲量為在一閉迴路中由一第二控制訊號CON2所控制之一可變量。相位/頻率偵測器250接收第二延遲參考時脈REF2及反饋時脈FB，並輸出一相位誤差訊號PE，其中，相位誤差訊號PE代表第二延遲參考時脈REF2與反饋時脈FB間之相位差。迴路濾波器260濾波相位誤差訊號PE，以產生第一控制訊號CON1來控制相位內插環式振盪器230。於穩態下，相位誤差訊號PE的平均值為零，且設定第一控制訊號CON1於一適當的數值以使得相位內插環式振盪器230的振盪頻率較參考時脈REF的頻率至少快N倍以上。同時，設定第二控制訊號CON2於一適當的數值以使得輸出時脈OUT的相位被適當地調配，並因此可在相位內插環式振盪器230上施行出一無縫(seamless)的相位內插。於另一實施例中，固定延遲電路210可省略不用。
於一實施例中，可變延遲模組235包含：一可變延遲單元240及一延遲控制器275。可變延遲單元240接收參考時脈REF，並輸出具有與參考時脈REF有關一可變量之一第二延遲參考時脈REF2，其中該可變量由第二控制訊號CON2所控制。延遲控制器275用以產生第二控制訊號CON2。於一較佳實施例中，延遲控制器275更包含一混合器280及一低通濾波器(LPF)290。混合器280混合參考時脈REF與輸出時脈OUT之頻率，並產生一相關訊號CORR來量化表示參考時脈REF與輸出時脈OUT間之關聯性(correlation)。低通濾波器290接收相關訊號CORR，並產生第二控制訊號CON2。由於可變延遲模組235具有多種實施方式，且為此技術領域所熟悉，故在此省略其他實施態樣。
請再參考「第2A圖」。相位內插環式振盪器230之另一實施例更包含相位內插器(PI)232及可變延遲線238。相位內插器232接收輸出時脈OUT及第一延遲參考時脈REF1，並於相位內插控制訊號PIC之控制下輸出一內插時脈ICLK。可變延遲線238接收內插時脈ICLK，並於第一控制訊號CON1之控制下產出輸出時脈OUT。內插時脈ICLK的相位被內插於輸出時脈OUT的相位與第一延遲參考時脈REF1的相位之間。其可以數學式來作表示，如下所示：ICLK=(REF1×β)+OUT×(1-β)+δ於此，ICLK表示內插時脈ICLK的相位；REF1表示第一延遲參考時脈REF1的相位；δ表示因電路延遲所造成之偏移量；β為由相位內插控制訊號PIC所控制且數值非0即1的一內插因子(interpolation factor)。更特別的是，除非相位內插控制訊號PIC的數值被拉起至高位準(亦即邏輯“1”)，否則β不會為0。一種相位內插的施行方式，係可藉由適時地拉起相位內插控制訊號PIC至高位準，並使用雜訊較少的第一延遲參考時脈REF1(據推測)來對相位內插環式振盪器230的振盪時脈施行一相位內插。
「第2B圖」為說明固定延遲電路210與相位內插控制器220之一實施例的示意圖。固定延遲電路210接收參考時脈REF，並透過兩串接反相器來輸出第一延遲參考時脈REF1。相位內插控制器220包含：資料正反器(DFF)222及反相器鏈224。資料正反器222接收邏輯訊號“1”，並於參考時脈REF之一觸發下輸出相位內插控制訊號PIC。反相器鏈224，包含有四個串接正反器，用以接收相位內插控制訊號，並輸出一重置訊號RESET，以重置(reset)資料正反器222。「第2C圖」為說明參考時脈REF、第一延遲 參考時脈REF1與相位內插控制訊號PIC間之一範例時序圖。請注意，於第一延遲參考時脈之一升緣前，相位內插控制訊號PIC即刻被拉起至高位準；於第一延遲參考時脈之一升緣後，相位內插控制訊號PIC即刻被拉下至低位準(亦即邏輯“0”)。如先前所述，僅當相位內插訊號PIC被拉起時至高位準時，才使用第一延遲參考時脈REF1來對相位內插環式振盪器230施行一相位內插。因此，施行相位內插之時刻約發生於第一延遲參考時脈REF1之升緣處。
由於相位內插器(PI)232具有多種實施方式，且為此技術領域所熟悉。「第2D圖」為本發明之相位內插器232之一實施例的示意圖。在此一實施例中，採用了全差動(fully differential)之一電路拓樸，其中，該電路拓樸係透過一正端及一負端來體現。舉例來說，輸出時脈OUT係透過一正端OUT+及一負端OUT-來體現的。相位內插器232包含：第一差動對M1a-M1b及第二差動對M2a-M2b。第一差動對M1a-M1b接收輸出時脈OUT+/-，而第二差動對M2a-M2b接收第一延遲參考時脈REF1+/-。第一差動對M1a-M1b與第二差動對M2a-M2b共用一一般負載電路，亦即一電阻對R1a-R1b。這裡，VDD表示一第一固定電位電路節點(通常是連接至一電源供應端)。相位內插器232更包含有一偏壓電路，該偏壓電路依據該相位內插控制訊號來建立第一差動對M1a-M1b之一第一偏壓狀態與第二差動對M2a-M2b之一第二偏壓狀態。在一較佳實施例中，該偏壓電路包含有：第一電流源236及第二電流源237。第一電流源236提供一第一電流IA，而第二電流源237提供一第二電流IB。這裡，VSS表示一第二固定電位電路節點(通常是接 地)。第二電流IB更透過一開關對234-235而被分流成兩電流IB1及IB2。當相位內插控制訊號PIC被拉高至高位準時，開關235與開關234分別被開啟(turn-on)及關閉(turn-off)而使得電流IB2等於電流IB。當相位內插控制訊號PIC沒有被拉高至高位準時，開關234與開關235分別被開啟及關閉而使得電流IB1等於電流IB。反相器233對相位內插控制訊號PIC施以一邏輯反相運作，以控制開關234。電流IA及IB1用以偏壓第二差動對M2a-M2b，而電流IB2用以偏壓第一差動對M1a-M1b。當相位內插控制訊號PIC沒有被拉起至高位準時，第一差動對被電流IA及IB偏壓，而第二差動對則是沒有任何電流予以偏壓。結果，內插時脈ICLK+/-之相位與位移一偏移(offset)δ之輸出時脈OUT+/-的相位相等，其中該偏移δ係由電路延遲所造成。當相位內插控制訊號PIC被拉起至高位準時，第一差動對與第二差動對分別被電流IA及電流IB所偏壓。結果，內插時脈ICLK+/-的相位等於內插於輸出時脈OUT+/-的相位及第一延遲參考時脈REF1+/-的相位之一相位移位一偏移δ，其中，第一延遲參考時脈REF1+/-具有一內插因子β，且β由電流IA與電流IB間之一相對量所控制。於第一個較極端的案例中，電流LA為零，而內插因子β為1。於此，當相位內插控制訊號PIC被拉起至高位準時，相位內插環式振盪器230之反饋路徑係為斷路(broken)，且內插時脈ICLK+/-的相位與加上偏移δ之輸出時脈REF1+/-的相位相同，其中，偏移δ係由電路延遲所造成。在第二較極端的案例中，電流IB為零，內插因子β為0，且沒有相位被內插於第一參考時脈REF1+/-。於此，內插時脈ICLK+/-的相位與加上偏移δ之輸出時脈OUT+/-的相位相同，且相位內插環式振盪器230於功能上與習知環式振盪器相同，其中，偏移δ係由 電路延遲所造成。當內插因子β不為0時，具較少雜訊之第一延遲參考時脈REF1(據推測)被引入相位內插環式振盪器230中，並因此而減少環式振盪器之振盪時脈中的雜訊。
請再參考「第2D圖」。電流源236、237可藉由NMOS電晶體來體現。本領域具通常知識者皆知道如何以NMOS來實現一電流源，故不另贅述。在一實施例中，電流源236、237中之任一的輸出位階(level)皆可動態地被調整。於此，「第2A圖」中所示之相位內插環式振盪器230的內插因子β可動態地被調整。在一實施例中，內插因子β初始被設定為零，且僅在第一控制訊號CON1達到一穩定位階(stabilized level)時才被設定為非零值。
現在請再參考「第2A圖」。可變延遲線238可藉由接收一可變偏壓電流之一反相器鏈來體現，其中，該可變偏壓電流決定了該反相器鏈之電路延遲的大小。於此案例中，第一控制訊號CON1確定了可變偏壓電流及電路延遲量的大小。可變延遲線238亦可由被本領域具通常知識者所知悉之許多其他電路所來體現。
請再參考「第2A圖」。相位/頻率偵測器250、迴路濾波器260及除N電路270為本領域具通常知識者所熟悉，故於此不再贅述。在穩態下，第一控制訊號CON1係在閉迴路方式下被建立，以控制相位內插環式振盪器230，如：迫使反饋時脈FB的相位與第二延遲參考時脈REF2對準。迴路濾波器260包含有一些電路元件，如：電阻或電容。在一實施例中，迴路濾波器260所包含的電路元件，可根據相位內插環式振盪器230中之相位內插因子β來動態調整。
雖然相位內插環式振盪器230中之相位內插的目的在於藉由引入一具 較少雜訊(據推估)的第一參考時脈REF1來減少環式振盪器中振盪時脈的雜訊位階，輸出時脈OUT的平均時脈會與第一延遲參考時脈REF1的平均相位一致。否則，可藉由在相位內插下產生劇烈的相位變化來減少雜訊位階，其中，此狀況係發生在第一延遲參考時脈REF1的升緣附近。當劇烈的相位變化發生於每一第一延遲參考時脈REF1的升緣處，一被稱為“參考雜波”(reference spur)的混附波(spurious tone)將於輸出時脈OUT出現。劇烈的相位變化可藉由適當地建立第二控制訊號CON2來予以緩和，以控制於一閉迴路中之可變延遲單元240，其中該閉迴路採用包含有混合器280及低通濾波器290的反饋迴路。混合器280藉由混頻參考時脈REF與輸出時脈OUT來估測混附波(spurious tone)的振幅，並藉由關聯訊號CORR來表示振幅。低通濾波器濾波該關聯訊號CORR而產生第二控制訊號CON2，並以第二控制訊號CON2來控制可變延遲單元240。因此，可變延遲單元240之延遲量可被調整，以便最小化混附波。在另一實施例中(圖未示)，混合器混頻第一延遲時脈REF1(而非參考時脈REF)與輸出時脈OUT。又在另一實施例中(圖未示)，混合器混頻第二延遲時脈REF2(而非參考時脈REF或第一延遲時脈REF1)與輸出時脈OUT。
簡言之，鎖相迴路200中具有兩控制迴路。當相位誤差訊號PE的平均值為零時，則第一控制迴路被予以設定；而當第一控制迴路被予以設定時，則第一控制訊號CON1被適當建立以使得反饋時脈FB與第二延遲參考時脈REF2一致。當關聯訊號CORR的平均值為零時，則第二控制迴路被予以設定；而當第二控制迴路被予以設定時，則關聯訊號CORR被適當建立以使得輸出時脈OUT與第一延遲參考時脈REF1能一致，因此，除可以完美地 施行相位內插外，於輸出時脈OUT中的參考雜波亦是很小。
如「第1圖」中所示習知的鎖相迴路100，除非控制電壓VCON的平均值能被準確地建立，否則輸出時脈的平均頻率無法精確為參考時脈的平均頻率的N倍快。由於藉由參考時脈而施行之相位內插，甚至在控制訊號CON1的平均值沒有被準確建立下，「第2圖」中的鎖相迴路200之輸出時脈OUT的平均頻率仍可精確為參考時脈REF的平均頻率的N倍快。只要控制訊號CON1的平均值別跟理想值相差太多，則相位誤差(起因於控制訊號CON1的平均值的不精確)可以參考時脈而施行之相位內插來進行修正，並因此修正輸出時脈OUT的平均頻率。這使得第一控制迴路在沒有輸出時脈的相位/頻率鎖定漏失的風險下，能偶爾被停用(deactivated)。於一實施例中，第一控制迴路可間歇地被停用。當第一控制迴路被停用時，第一控制迴路凍結第一控制訊號CON1或設定相位誤差訊號PE為零。第二控制迴路亦可間歇地被停用。當第二控制迴路被停用時，第二控制迴路凍結第二控制訊號CON1或設定關聯訊號CORR為零。於一實施例中，僅有在第一控制迴路被設定時，第二控制迴路才被啟用(activate)。上述的作法減少了這兩控制迴路間的交互干擾。
混合器280與低通濾波器290皆為本領域具通常知識者所習知，故不再說明。可變延遲單元240可以由一可變電流所控制之一反相器鏈來體現，其中第二控制訊號CON2控制該可變電流的大小及可變延遲單元240之延遲量大小。
第一控制訊號CON1與第二控制訊號CON2可以許多形式來體現，這些形式包含有：連續時間電壓訊號及離散時間數位訊號。當第一控制訊號 CON1以離散時間數位訊號來體現時，相位/頻率偵測器250可以時間至數位轉換器(Time-to-digital converter,TDC)來體現，且此為本領域具通常知識者所習知，故略去不談。於此，迴路濾波器260為包含有許多數位訊號處理(DSP)單元之一數位電路，該些數位訊號處理單元可為資料正反器、加法器及乘法器…等。當第二控制訊號CON2以離散時間數位訊號來體現時，低通濾波器290必須包含有類比至數位轉換器(ADC)，因為時間至數位轉換器為本領域具通常知識者所習知，故不再詳述。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、200‧‧‧鎖相迴路
110、250‧‧‧相位/頻率偵測器
290‧‧‧低通濾波器
120、260‧‧‧迴路濾波器
130‧‧‧電壓控制振盪器
135‧‧‧電壓控制延遲線(VCDL)
150、270‧‧‧除N電路
210‧‧‧固定延遲電路
220‧‧‧相位內插(PI)控制器
230‧‧‧相位內插環式振盪器(PIRO)
222‧‧‧資料正反器
224‧‧‧反相器鏈
232‧‧‧相位內插器
233‧‧‧反相器
234‧‧‧開關
235‧‧‧可變延遲模組
236、237‧‧‧電流源
238‧‧‧可變延遲線
240‧‧‧可變延遲單元
275‧‧‧延遲控制器
280‧‧‧混合器
CON1、CON2‧‧‧控制訊號
CORR‧‧‧關聯訊號
FB‧‧‧反饋訊號
IB、IB1、IB2‧‧‧電流
ICLK‧‧‧內插時脈
M1a、M1b、M2a、M2b‧‧‧NMOS電晶體
OUT‧‧‧輸出時脈
PE‧‧‧相位誤差訊號
PIC‧‧‧相位內插控制訊號
R1a、R1b‧‧‧電阻
REF、REF1、REF2‧‧‧參考時脈
VCON‧‧‧電壓訊號
VDD、VSS‧‧‧電源端
第1圖為習知鎖相迴路之一功能方塊的示意圖。
第2A圖為本發明之鎖相迴路之一實施例之功能方塊的示意圖。
第2B圖為說明第2A圖之鎖相位路中之固定延遲電路與相位內插控制器之一實施例的示意圖。
第2C圖為說明第2B圖之固定延遲電路與相位內插控制器的時序圖。
第2D圖為相位內插器之一實施例的示意圖。
200‧‧‧鎖相迴路
210‧‧‧固定延遲電路
220‧‧‧相位內插(PI)控制器
230‧‧‧相位內插環式振盪器(PIRO)
232‧‧‧相位內插器
240‧‧‧可變延遲單元元
250‧‧‧相位/頻率偵測器
290‧‧‧低通濾波器
260‧‧‧迴路濾波器
270‧‧‧除N電路
280‧‧‧混合器
CON1、CON2‧‧‧控制訊號
CORR‧‧‧關聯訊號
FB‧‧‧反饋訊號
ICLK‧‧‧內插時脈
OUT‧‧‧輸出時脈
PE‧‧‧相位誤差訊號
PIC‧‧‧相位內插控制訊號
REF、REF1、REF2‧‧‧參考時脈

Claims (20)

  1. 一種時脈產生裝置，用以接收一輸入時脈以輸出一輸出時脈，該裝置包含有：一相位內插控制器，用以產生一相位內插控制訊號；一可變延遲模組，使用由一第二控制訊號所控制之一延遲量來延遲該輸入時脈，以產生一第二參考時脈；一相位/頻率偵測器，耦接於該可變延遲模組，用以偵測該第二參考時脈與一反饋時脈間之一相位差，並輸出一相位誤差訊號來表示該相位差；一迴路濾波器，濾波該相位誤差訊號，以產生一第一控制訊號；一相位內插振盪器，用以依據該相位內插控制訊號對一第一參考時脈進 行相位內插以產生一相位內插訊號，及依據該第一控制訊號與相位內插訊號以產生該輸出時脈；以及一除頻電路，用以將該輸出時脈進行除頻，以產生該反饋時脈。
  2. 如第1項所述之時脈產生裝置，該可變延遲模組更包含：一延遲控制器，用以接收該輸入時脈與該輸出時脈，並據以產生該第二控制訊號；以及一可變延遲單元，耦接於該相位/頻率偵測器與該延遲控制器，使用由該第二控制訊號所控制之該延遲量來延遲該輸入時脈，以產生該第二參考時脈。
  3. 如第2項所述之時脈產生裝置，該延遲控制器更包含：一混合器，用以混頻該輸入時脈與該輸出時脈，以產生一關聯訊號；以及一低通濾波器，用以濾波該關聯訊號，以產生該第二控制訊號。
  4. 如第1項所述之時脈產生裝置，更包含：一固定延遲電路，耦接於該相位內插振盪器，用以延遲該輸入時脈以產生該第一參考時脈至該相位內插振盪器。
  5. 2、3或4項所述之時脈產生裝置，該相位內插振盪器包含：一相位內插器，用來於該輸出時脈及該第一參考時脈間施行一相位內插以產生一內插時脈，其中該第一參考時脈間具有由該相位內插控制 訊號所控制之一內插因子(interpolation factor)；以及一可變延遲線，耦接於該相位內插器及該迴路濾波器，依據由該第一控制訊號來延遲該內插時脈，以產生該輸出時脈。
  6. 如第5項所述之時脈產生裝置，該相位內插器包含：至少一第一電晶體，用以接收該輸出時脈；至少一第二電晶體，用以接收該第一參考時脈；一共負載電路，耦接於該第一電晶體與該第二電晶體；一偏壓電路，依據該相位內插控制訊號來建立該第一電晶體之一第一偏壓狀態及該第二電晶體之一第二偏壓狀態。
  7. 如第6項所述之時脈產生裝置，其中該第一電晶體為一第一差動對之一部份，且該第二電晶體為一第二差動對之一部份。
  8. 如第6項所述之時脈產生裝置，該偏壓電路包含：一第一電流源，耦接於該第一電晶體，用以提供一第一電流來偏壓該第一電晶體；以及一第二電流源與一開關對，依據該相位內插控制訊號而提供一第二電流，來偏壓該第一電晶體與該第二電晶體。
  9. 如第5項所述之時脈產生裝置，該相位內插控制器包含：一正反器，用以接收該輸入時脈，並輸出該相位內插控制訊號；以及一反相器鏈，用以接收該相位內插控制訊號，並輸出一重置訊號來重置該正反器。
  10. 2、3或4項所述之時脈產生裝置，該相位內插控制器包含：一正反器，用以接收該輸入時脈，並輸出該相位內插控制訊號；以及一反相器鏈，用以接收該相位內插控制訊號，並輸出一重置訊號來重置該正反器。
  11. 一種時脈產生方法，包含有下列步驟：產生一相位內插控制訊號；經由一第二控制訊號所控制之一延遲量來延遲一輸入時脈，以產生一第二參考時脈；偵測該第二參考時脈與一反積時脈間之一相位差，並輸出一相位誤差訊號來表示該相位差；濾波該相位誤差訊號以產生一第一控制訊號；依據該相位內插控制訊號對一第一參考時脈進行相位內插以產生一相位內插訊號；依據該第一控制訊號與相位內插訊號以產生一輸出時脈；以及將該輸出時脈進行除頻，以產生該反饋時脈。
  12. 如第11項所述之時脈產生方法，更包含下列步驟：依據該輸入時脈與該輸出時脈間之一關係來產生該第二控制訊號。
  13. 如第12項所述之時脈產生方法，其中產生該第二控制訊號之該步驟更包含下列步驟：混頻該輸入時脈與該輸出時脈，並產生一關聯訊號；以及 濾波該關聯訊號，並產生該第二控制訊號。
  14. 如第11項所述之時脈產生方法，更包含下列步驟：延遲該輸入時脈，並產生該第一參考時脈。
  15. 12、13或14項所述之時脈產生方法，更包含下列步驟：依據一內插因子對該輸出時脈與該第一參考時脈進行一相位內插，以產生一內插時脈，其中，該內插因子由該相位內插控制訊號所控制；以及依據該第一控制訊號來延遲該內插時脈，以產生該輸出時脈。
  16. 12、13或14項所述之時脈產生方法，其中產生該相位內插控制訊號之該步驟更包含下列步驟：依據該輸入時脈產生該相位內插控制訊號。
  17. 如第16項所述之時脈產生方法，其中產生該相位內插控制訊號之該步驟更包含下列步驟：依據該相位內插控制訊號產生一重置訊號，以重置(reset)產生該相位內插控制訊號之該步驟。
  18. 一種時脈產生裝置，用以接收一輸入時脈以輸出一輸出時脈，該裝置包含有：一相位內插控制器，用以產生一相位內插控制訊號；一相位/頻率偵測器，用以偵測一第二參考時脈與一反饋時脈間之一相位差，並輸出一相位誤差訊號來表示該相位差； 一迴路濾波器，濾波該相位誤差訊號，以產生一第一控制訊號；一相位內插振盪器，用以依據該相位內插控制訊號對一第一參考時脈進行相位內插以產生一相位內插訊號，及依據該第一控制訊號與相位內插訊號以產生該輸出時脈；以及一除頻電路，用以將該輸出時脈進行除頻，以產生該反饋時脈；其中該相位內插振盪器包含：一相位內插器，用來於該輸出時脈及該第一參考時脈間施行一相位內插以產生一內插時脈，其中該第一參考時脈間具有由該相位內插控制訊號所控制之一內插因子(interpolation factor)；以及一可變延遲線，耦接於該相位內插器及該迴路濾波器，依據由該第一控制訊號來延遲該內插時脈，以產生該輸出時脈。
  19. 一種時脈產生裝置，用以接收一輸入時脈以輸出一輸出時脈，該裝置包含有：一相位內插控制器，用以產生一相位內插控制訊號；一相位/頻率偵測器，用以偵測一第二參考時脈與一反饋時脈間之一相位差，並輸出一相位誤差訊號來表示該相位差；一迴路濾波器，濾波該相位誤差訊號，以產生一第一控制訊號；一相位內插振盪器，用以依據該相位內插控制訊號對一第一參考時脈進行相位內插以產生一相位內插訊號，及依據該第一控制訊號與相位內插訊號以產生該輸出時脈；以及一除頻電路，用以將該輸出時脈進行除頻，以產生該反饋時脈；其中該相位內插控制器包含：一正反器，用以接收該輸入時脈，並輸出該相位內插控制訊號；以及一反相器鏈，用以接收該相位內插控制訊號，並輸出一重置訊號來重置該正反器。
  20. 一種時脈產生方法，包含有下列步驟：產生一相位內插控制訊號；偵測一第二參考時脈與一反饋時脈間之一相位差，並輸出一相位誤差訊號來表示該相位差；濾波該相位誤差訊號以產生一第一控制訊號；依據該相位內插控制訊號對一第一參考時脈進行相位內插以產生一相位內插訊號；依據該第一控制訊號與相位內插訊號以產生一輸出時脈；以及將該輸出時脈進行除頻，以產生該反饋時脈；其中依據該第一控制訊號與相位內插訊號以產生該輸出時脈的步驟包含有：依據一內插因子對該輸出時脈與該第一參考時脈進行一相位內插，以產生一內插時脈，其中，該內插因子由該相位內插控制訊號所控制；以及依據該第一控制訊號來延遲該內插時脈，以產生該輸出時脈。
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