JPWO2008012915A1 - 位相検出装置および位相同期装置 - Google Patents

Abstract

フィードバック回路部（１５０）は、第１の入力クロックｆｐ（ｆｔ）の位相の遅延量を可変自在な第３の可変遅延器（１５３）と、第３の可変遅延器（１５３）により遅延された出力ｆｔ２と、第１の入力クロックｆｔとの位相差を検出し、位相差に対応したパルス幅の第３の出力信号ｔｓｔを出力する第３の論理ゲート（１６３）と、第３の論理ゲート（１６３）が出力する第３の出力信号ｔｓｔのパルス幅を積分した値を制御信号Ｖｃｏｎｔｒｏｌとして出力するＬＰＦ（１７３）とを備え、ＬＰＦ（１７３）が出力する制御信号Ｖｃｏｎｔｒｏｌは、第３の可変遅延器（１５３）に遅延量としてフィードバック入力されるとともに、位相差検出部（１１０）の第１の可変遅延器（１１１）および第２の可変遅延器（１１２）の遅延量として出力される。

Description

この発明は、高速なクロックを用いる伝送装置やクロック発生器に適用される位相検出装置および位相同期装置にかかり、特に、位相検出の際に不感帯の影響を受けず、また、電圧制御発振器（ＶＣＯ）の出力にジッタを生じない位相検出装置および位相同期装置に関する。

従来から位相を検出し、この位相を同期させる位相同期装置としてＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ）周波数シンセサイザがある。この位相同期装置は、伝送装置等に適用され、一定の周波数を発生させる。図１４は、従来の一般的な伝送装置を示す回路図である。この図に示す伝送装置１０００は、光ファイバを用いた光伝送装置の送信回路の構成である。Ｓｅｒｉａｌｉｚｅｒ Ｄｅｓｅｒｉａｌｉｚｅｒ（ＳＥＲＤＥＳ）１００１から出力された信号は、ドライバー（ＤＲＶ）１００２の駆動により、レーザダイオード（ＬＤ）等の受光素子１００３から光信号として送信される。ＳＥＲＤＥＳ１００１は、多重化装置（マルチプレクサ：ＭＵＸ）１００４と、ＦＦ（Ｆｌｉｐ Ｆｌｏｐ）１００５等からなる。このＳＥＲＤＥＳ１００１には、Ｃｌｏｃｋ Ｍｕｌｔｉｐｌｉｃａｔｉｏｎ Ｕｎｉｔ（ＣＭＵ）１０１０と、分周比ｎの１／ｎ周波数分割器（分周器）１０１１が接続されている。

ＣＭＵ１０１０は、伝送装置の送信回路やクロック発生器等に広く使用され、クロック信号Ｃｋ（ｆ）をＳＥＲＤＥＳ１００１のＦＦ１００５と、分周器１０１１に出力する。分周器１０１１の出力Ｃｋ（ｆ／ｎ）は、ＣＭＵ１０１０にフィードバック入力されるとともに、ＳＥＲＤＥＳ１００１のＭＵＸ１００４に出力される。

ｆは、高速なクロックの周波数であり、ｎは整数である。ｆｒは、外部のソース（水晶発振器や安定したシステムクロック）から供給される基準クロックである。このＣＭＵ１０１０は、基準クロックｆｒを送信機の出力を同期させるために用いる。Ｃｋ（ｆ／ｎ）は、ｆをｎで割った周波数のクロック信号（Ｃｋ（ｆ／ｎ）＝ｆｐ）である。ＣＭＵ１０１０の出力Ｃｋ（ｆ）の周波数は、ｆｒのｎ倍の高周波クロックであり、送信するデータの高レート化を図ることができる。

図１５は、図１４に示すＣＭＵの内部構成を示す回路図である。ＣＭＵ１０１０は、位相検出部（Ｐｈａｓｅ Ｄｅｔｅｃｔｏｒ：ＰＤ）１１０１、チャージポンプ（Ｃｈａｒｇｅ Ｐｕｍｐ：ＣＰ）１１０２、ローパスフィルタ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ：ＬＰＦ）１１０３、および電圧制御発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌ Ｏｓｃｉｌｌａｔｏｒ：ＶＣＯ）１１０４によって構成される。

ＣＭＵ１０１０に設けられる位相検出部（ＰＤ）１１０１は、ＣＭＵ１０１０を構成する重要な構成要素であり、自身が有する特性がクロック信号の精度と品質に影響を与える。精度については、より少ないフェーズエラーが求められ、品質については、より低いジッタと低雑音が求められる。このＣＭＵ１０１０を用いる多重化装置（ＭＵＸ）は、動作周波数が向上しており、１０ＧＨｚ、あるいは２０ＧＨｚ、３０ＧＨｚとますます高周波数化が進んでいる。

ＰＤ１１０１の出力信号ｕｐ，ｄｎは、チャージポンプ（ＣＰ）１１０２に出力される。ＣＰ１１０２の出力Ｖ＿ＣＰは、ＣＰ１１０２の出力電圧であり、Ｖ＿ＬＰＦは、ＬＰＦ１１０３の出力電圧である。ＰＤ１１０１は、例えば、Ｃｋ（ｆ／ｎ）がｆｒより早い（速い）ときには、連続した（絶え間ない）パルスのｄｎ信号を生成してＣＰ１１０２に出力する。そして、Ｖ＿ＬＰＦが定電圧レベル（値）に達するまで、ＣＰ１１０２の出力Ｖ＿ＣＰと、ＬＰＦ１１０３の出力Ｖ＿ＬＰＦは、対応して徐々に変化する。

上記のＰＤ１１０１に使用する論理ゲート等の素子は、伝搬遅延により最大使用（動作）周波数に限界があることが知られている。特に、ＣＭＯＳとＢｉＣＭＯＳを用いた構成においては、早いデータ伝送を行うための高い動作周波数（例えば、４０Ｇｂｐｓの伝送装置）がまだ達成されていない。従来のＰＤ１１０１は、高速動作が不十分であり、要因の一つとしてＰＤ１１０１のデッドゾーン（不感帯）が挙げられる。

図１６は、従来の位相検出部を構成する一例の回路図である。図１６に示す構成のＰＤ１１０１は、一定の遅延量を有する２つの遅延素子が用いられる。不感帯は、入力されるクロックｆｒとｆｐの差分を検出する論理ゲート１，２（１２１１，１２１２）が有する「感度の鈍い」領域によって引き起こされる。ｆｒ，ｆｐは、入力信号であり、これらはそれぞれ、２個の遅延素子１，２（１２０１，１２０２）によって、位相を一定量遅延させた信号ｆｒ２，ｆｐ２として出力される。これにより、論理ゲート１，２（１２１１，１２１２）は、それぞれ不感帯の部分を避けた動作が可能となる。

このほか、ＰＤを複数の遅延素子と複数の位相比較器、および加算器を用いて構成し、同様に不感帯を避けて動作させる技術がある（例えば、下記特許文献１参照。）。

特開平９−２２３９６０号公報

上述したＰＤ１１０１の不感帯は、ＰＤ１１０１が２つの入力ｆｒ，ｆｐのクロックの位相差を区別することができない状態として定義されている。この不感帯は、例えｆｒとＣｋ（ｆ／ｎ）の間に位相の変化があっても、ＰＤ１１０１の出力信号ｕｐ，ｄｎを変化させない。ＣＭＵ１０１０は、Ｃｋ（ｆ／ｎ）が、ｆｒの周波数と同じでなくても所定の動作周波数で作動し続ける。ＶＣＯ１１０４は、入力がなくても所定の固有周波数（フリーラン周波数）を出力する。この場合、Ｃｋ（ｆ）と、Ｃｋ（ｆ／ｎ）の周波数に周波数誤差（周波数ミスマッチ）を生じ、クロック信号のフェーズエラー（Ｐｈａｓｅ Ｅｒｒｏｒ）を生じさせる。このようなフェーズエラーは、ｆｒと、Ｃｋ（ｆ／ｎ）の位相差がＰＤ１１０１によって検出可能になるまで、徐々に蓄積することになる。そして、出力信号ｕｐあるいはｄｎが再び現れた瞬間に、Ｖ＿ＬＰＦにリップル（変動）が生じる。

そして、一対の遅延器を用いた不感帯を除去することができても、ＣＰ１１０２を構成するトランジスタあるいはスイッチのミスマッチが問題として残る。図１６に示すＣＰ１１０２をバイポーラトランジスタにより構成したときには、このミスマッチは、ＣＰ１１０２に使用する一対のｎ−ｐ−ｎトランジスタ１２２１と、ｐ−ｎ−ｐトランジスタ１２２２との特性を揃えて用意することが不可能であり、異なる特性となるために生じる。なお、定電流源として、一対のトランジスタ１２３１，１２３２が用いられる。ＣＭＯＳにより構成したときには、このミスマッチは、一対で用いるｎＭＯＳＦＥＴと、ｐＭＯＳＦＥＴの特性を揃えることが不可能であり、異なる特性となるために生じる。

図１７は、従来の位相検出部の動作を示すタイミングチャートである。図１６に示した出力信号ｕｐ，ｄｎの信号は、以下の３つの状態のときのいずれにおいても出力される。
（１）ｆｒがｆｐより早い期間（ｅａｒｌｙ）
（２）ｆｒがｆｐよりわずかに早い期間（Ｌｏｃｋ±ｅｒｒｏｒ）
（３）ｆｒとｆｐが同期（ロック状態）の期間（Ｌｏｃｋ）
なお、ｆｒがｆｐより遅い期間については、相互のタイミングが同じく現れるため、便宜上説明を省略する。

図１７に示すように、従来のＰＤ１１０１は、どの期間においても出力信号ｕｐとｄｎを連続して出力し、また、出力信号ｕｐとｄｎが重ねて（オーバラップして）出力される。したがって、上記（３）ロック状態の期間においても、上述したトランジスタのミスマッチにより、ＬＰＦ１１０３の出力（Ｖ＿ＬＰＦ）にリップルが発生する。このリップルは、完全に取り除くのは困難であり、ＬＰＦ１１０３の利得帯域幅に制限を生じさせる。このリップルは、結果としてＶＣＯ１１０４の出力Ｃｋ（ｆ）中にジッタとして現れる（図１５参照）。ジッタは、多重化装置（ＭＵＸ）や伝送装置における通信品質（Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ：ＢＥＲなど）を低下させるとともに、ＣＭＵ１０１０の最大の動作周波数を制限する。

そして、従来のＰＤ１１０１は、論理ゲート１，２（１２１１，１２１２）等が有する伝搬遅延を解消することができず、入力クロックｆｒ，ｆｐの周波数が制限され、動作周波数が比較的低い値に制限される。

この発明は、上述した従来技術による問題点を解消するため、位相差検出にかかる不感帯を除去できるとともに、出力信号からリップルやジッタ等の不要な雑音成分を除去できる位相検出装置および位相同期装置を提供することを目的とする。

上述した課題を解決し、目的を達成するため、この発明にかかる位相検出装置は、第１の入力クロックの位相の遅延量を可変自在な第１の可変遅延器と、前記第１の可変遅延器により遅延された出力と、第２の入力クロックとの位相差を検出し、位相差に対応したパルス幅の第１の出力信号を出力する第１の論理ゲートと、前記第２の入力クロックの位相の遅延量を可変自在な第２の可変遅延器と、前記第２の可変遅延器により遅延された出力と、前記第１の入力クロックとの位相差を検出し、位相差に対応したパルス幅の第２の出力信号を出力する第２の論理ゲートと、からなる位相差検出部と、前記位相差検出部から独立して配置されるフィードバック回路部とを有し、前記フィードバック回路部は、前記第１の入力クロックの位相の遅延量を可変自在な第３の可変遅延器と、前記第３の可変遅延器により遅延された出力と、前記第１の入力クロックとの位相差を検出し、位相差に対応したパルス幅の第３の出力信号を出力する第３の論理ゲートと、前記第３の論理ゲートが出力する前記第３の出力信号のパルス幅を積分した値を制御信号として出力する平滑部とを備え、当該平滑部が出力する制御信号は、前記第３の可変遅延器に遅延量としてフィードバック入力されるとともに、前記位相差検出部の前記第１の可変遅延器および前記第２の可変遅延器の遅延量として出力されることを特徴とする。

上記構成によれば、位相差検出部に入力される第１の入力クロックと第２の入力クロックは、第２の可変遅延器と、第１の可変遅延器によりそれぞれ遅延され、第１の論理ゲートおよび第２の論理ゲートにより相互の位相差を不感帯なく検出できる。フィードバック回路部は、第３の可変遅延器により第１の入力クロックの遅延前後の位相差を検出し、位相差のパルス幅を平滑部により積分した制御信号を第３の可変遅延器に新たな遅延量としてフィードバックする。そして、平滑部が出力する制御信号は、第１の可変遅延器と第２の可変遅延器にも入力され、第３の可変遅延器と同様に遅延量の変更が制御され、第１の論理ゲートと第２の論理ゲートは、それぞれ位相差に対応した出力信号を正確に出力できるようになる。

本発明にかかる位相検出装置によれば、位相差検出にかかる不感帯を除去できるとともに、出力信号からリップルやジッタ等の不要な雑音成分を除去できるという効果を奏する。

図１は、本発明の実施の形態による位相検出装置の構成を示す回路図である。 図２は、位相検出装置のフィードバック回路の動作を示すタイミングチャートである。 図３は、ロック状態に近い時期における位相差検出部の各信号の状態を示すタイミングチャートである。 図４は、位相差検出部の具体的構成の一例を示す回路図である（その１）。 図５は、位相差検出部の具体的構成の一例を示す回路図である（その２）。 図６は、位相差検出部の具体的構成の一例を示す回路図である（その３）。 図７は、本発明の位相検出装置を用いたＣＭＵのロック直前の状態におけるシミュレーション結果を示すタイムチャートである。 図８は、本発明の位相検出装置を用いたＣＭＵのロック状態におけるシミュレーション結果を示すタイムチャートである。 図９は、本発明の位相検出装置を用いたＣＭＵのロック後の状態におけるシミュレーション結果を示すタイムチャートである。 図１０は、本発明の位相検出装置による位相検出範囲（理想状態）を示す図である。 図１１−１は、本発明の位相検出装置による位相検出範囲を示す図である。 図１１−２は、従来の位相検出装置による位相検出範囲を示す図である。 図１２は、本発明の位相検出装置を用いたＣＭＵによるリップル成分の大きさの推移を示すタイムチャートである。 図１３−１は、クロックジェネレータの構成を示す図である。 図１３−２は、図１３−１に示すクロックジェネレータのタイミングチャートである。 図１３−３は、クロックジェネレータの他の構成を示す図である。 図１４は、従来の一般的な伝送装置を示す回路図である。 図１５は、図１４に示すＣＭＵの内部構成を示す回路図である。 図１６は、従来の位相検出部を構成する一例の回路図である。 図１７は、従来の位相検出部の動作を示すタイミングチャートである。

符号の説明

１０１ 位相検出部（ＰＤ）
１１０ 位相差検出部
１１１，１１２，１５３ 可変遅延器
１５０ フィードバック回路部
１６３，１２１１，１２１２ 論理ゲート
１７３ ＬＰＦ
４０１ 抵抗
４１１，６０２ インバータ
４１２ ＦＦ
４１３ ＮＡＮＤ回路
４１４ ＡＮＤ回路
５１４ ＮＯＲ回路
６０１ 分周器
６００，６０３ クロックジェネレータ
１０００ 伝送装置
１１０１ 位相検出部（ＰＤ）
１１０２ チャージポンプ（ＣＰ）
１１０３ ローパスフィルタ（ＬＰＦ）
１１０４ 電圧制御発振器（ＶＣＯ）
１０１０ ＣＭＵ

以下に添付図面を参照して、この発明にかかる位相検出装置および位相同期装置の好適な実施の形態を詳細に説明する。本発明の位相検出装置は、図１４、図１５に示した伝送装置内部の位相同期装置に組み込まれるＰＤ１１０１に特徴を有している。

（実施の形態）
図１は、本発明の実施の形態による位相検出装置の構成を示す回路図である。図１は、図１５に示したＣＭＵ１０１０の構成の一部として組み込まれるものであり、図１６と同一の構成については同一の符号を附してある。

位相検出部（ＰＤ）１０１は、位相差検出部１１０と、位相差検出部１１０に接続されるフィードバック回路部１５０とによって構成されている。位相差検出部１１０の出力ｕｐ，ｄｎは、チャージポンプ（ＣＰ）１１０２に出力される。ＣＰ１１０２は、図１６と同一の構成である。このＣＰ１１０２の出力Ｖ＿ＣＰは、入力信号を平滑化する平滑部であるＬＰＦ１１０３に出力され、ＬＰＦ１１０３の出力Ｖ＿ＬＰＦは、発振部（ＶＣＯ）１１０４に出力され、発振部１１０４はＣｋ（ｆ）を出力する。なお、ｆｒ，ｆｐ，ｆｔはいずれもクロック信号であるが、以下の説明では便宜上、クロックあるいは信号と称す。

図示のように、位相差検出部１１０の構成は、図１６とほぼ同じであるが、遅延素子１，２（１１１，１１２）が遅延量を可変自在な可変遅延器（Ｖａｒｉａｂｌｅ ｄｅｌａｙ）が用いられている点が異なる。この位相差検出部１１０には、２つのクロックｆｒ，ｆｐが入力され、これらｆｒ，ｆｐの位相差を検出してＣＰ１１０２に対し、位相差に対応した所定期間の出力信号ｕｐ，ｄｎの信号を出力する。

基準クロックｆｒは、２分岐され、一方が第１の論理ゲート（論理ゲート１）１２１１に入力され、他方が第２の可変遅延器（可変遅延器２）１１２に入力される。可変遅延器２（１１２）により遅延された出力ｆｒ２は、第２の論理ゲート（論理ゲート２）１２１２に入力される。分周クロックｆｐについても２分岐され、一方が論理ゲート２（１２１２）に入力され、他方が第１の可変遅延器（可変遅延器１）１１１に入力される。可変遅延器１（１１１）により遅延された出力ｆｐ２は、論理ゲート１（１２１１）に入力される。

論理ゲート１（１２１１）は、入力されるｆｒとｆｐ２の位相差に基づいて出力信号ｕｐを出力する。論理ゲート２（１２１２）は、入力されるｆｐとｆｒ２の位相差に基づいて出力信号ｄｎを出力する。

フィードバック回路部１５０には、クロックｆｐあるいはｆｒのいずれかが選択的に入力される。ＶＣＯ１１０４（図１５参照）のフリーラン周波数がｆｒのｎ倍（ｎ：分周器１０１１の分周比）とほとんど等しいなら、フィードバック回路部１５０への入力ｆｔとしては、ほぼ同じ周波数となるｆｐ、あるいはｆｒのいずれか一方を選択的に使用することができる。フリーラン周波数を保証することができない場合には、入力ｆｔには、ｆｐを使用しなければならない。

フィードバック回路部１５０への入力（クロックｆｒあるいはｆｐ）は、２分岐され、一方が第３の論理ゲート（論理ゲート３）１６３に入力され、他方は第３の可変遅延器（可変遅延器３）１５３に入力される。可変遅延器３（１５３）により遅延された出力ｆｔ２は、論理ゲート３（１６３）に入力される。論理ゲート３（１６３）は、入力されるｆｔとｆｔ２の位相差に対応した信号ｔｓｔをＬＰＦ１７３に出力する。ＬＰＦ１７３は、入力された信号を平滑する平滑部として機能する、具体的には、入力された信号ｔｓｔを積分した値を制御信号Ｖｃｏｎｔｒｏｌとして出力する。この制御信号Ｖｃｏｎｔｒｏｌは、可変遅延器１，２，３（１１１，１１２，１５３）に対していずれも同じ値の制御信号として出力される。

以上により、フィードバック回路部１５０には、ｆｐ（ｆｒ）の入力→可変遅延器３（１５３）→論理ゲート３（１６３）→ＬＰＦ１７３→可変遅延器３（１５３）に至る信号のフィードバック経路（ネガティブ・フィードバック）が形成されている。

このＰＤ１０１を構成する位相差検出部１１０の２つの可変遅延器１，２（１１１，１１２）と、フィードバック回路部１５０の可変遅延器３（１５３）は、同一の構成のものである。これら３つの可変遅延器１，２，３（１１１，１１２，１５３）は、制御信号Ｖｃｏｎｔｒｏｌの値が小さいほど、遅延量が大きくなる構成である（制御信号Ｖｃｏｎｔｒｏｌの値が大きいほど、遅延量が小さい）。そして、制御信号Ｖｃｏｎｔｒｏｌに基づいて、３つの可変遅延器１，２，３（１１１，１１２，１５３）の遅延量が最適になるように制御する。また、位相差検出部１１０の２つの論理ゲート１，２（１２１１，１２１２）と、フィードバック回路部１５０の論理ゲート３（１６３）についても、同一の構成のものである。

図２は、位相検出装置のフィードバック回路の動作を示すタイミングチャートである。この図２には、ＣＭＵ１０１０が「ロックイン」期間におけるタイミングを示した。フィードバック回路部１５０に入力される入力ｆｔは、可変遅延器３（１５３）により所定の遅延量Δ（Δ＝ｆｔ−ｆｔ２）を有して遅延される。この際、論理ゲート３（１６３）は、遅延量Δに対応した幅のパルス信号ｔｓｔを出力し、ＬＰＦ１７３は、パルス信号ｔｓｔを積分した値（電圧値）の制御信号Ｖｃｏｎｔｒｏｌを出力する。

フィードバック回路部１５０は、動作開始時における制御信号Ｖｃｏｎｔｒｏｌの値をゼロにリセットする。そして、論理ゲート３（１６３）が出力するパルス信号ｔｓｔの幅は比較的大きい。言い換えれば、動作開始時は、可変遅延器３（１５３）の遅延量Δ１と、遅延量Δ１に対応するｆｔとｆｔ２との間の位相差（ｆｔ−ｆｔ２）は大きい。

ＰＤ１０１が動作し始めるとき、制御信号Ｖｃｏｎｔｒｏｌの初期の値は、低い電圧値に設定され、位相差（ｆｔ，ｆｔ２）は比較的大きい。論理ゲート３（１６３）が出力するパルス信号ｔｓｔは、ＬＰＦ１７３によって積分され、制御信号Ｖｃｏｎｔｒｏｌとして出力される。制御信号Ｖｃｏｎｔｒｏｌは、遅延量Δ１の際のパルス信号ｔｓｔの幅に対応した値Ｖ１を出力した後、変更された遅延量Δ２のパルス信号ｔｓｔの幅に対応して値がＶ２分増大する。この制御信号Ｖｃｏｎｔｒｏｌは、可変遅延器３（１５３）にフィードバック入力される。

フィードバック回路部１５０は、このようなネガティブ・フィードバックであるため、遅延量Δに相当する位相差（ｆｔ−ｆｔ２）は最終的に最小値（ｍｉｎｐｈａｓｅ（ｆｔ，ｆｔ２））に達する。そして可変遅延器３（１５３）の遅延量Δは、Δ１→Δ２と次第に小さくなり、パルス信号ｔｓｔの幅も小さくなる。最終的に、遅延量Δ＝ｆｔ−ｆｔ２＝０となり、パルス信号ｔｓｔはパルス幅が「ゼロ」になり発生しなくなる。また、制御信号Ｖｃｏｎｔｒｏｌの値も所定の値に収束する。

制御信号Ｖｃｏｎｔｒｏｌは、位相差検出部１１０に設けられる２つの可変遅延器１，２（１１１，１１２）にも出力されるため、可変遅延器１，２，３（１１１，１１２，１５３）は、同じ遅延量となる。したがって、論理ゲート３（１６３）で検出した遅延量は、位相差検出部１１０に設けられ出力信号ｕｐ、ｄｎを出力する論理ゲート１，２（１２１１，１２１２）において検出する遅延量と同じとなる。フィードバック回路部１５０においては、位相差を最小値（ｍｉｎｐｈａｓｅ（ｆｔ，ｆｔ２））に収束させるフィードバックの動作を行う。

上記のように、論理ゲート３（１６３）が可変遅延器３（１５３）の遅延量を調整するために「フィードバック」回路として働いている間、位相差検出部１１０に設けられた論理ゲート１，２（１２１１，１２１２）は、いずれも不感帯の影響を受けずに動作でき、適切な出力信号ｕｐ，ｄｎを発生することができる。

図３は、ロック状態に近い時期における位相差検出部の各信号の状態を示すタイミングチャートである。左から、１．入力ｆｒ，ｆｐの位相差がわずかにある状態（Ｓｌｉｇｈｔｌｙ ｅａｒｌｙ）、２．ロック直前の状態（ｂｅｆｏｒｅ Ｌｏｃｋ）、３．ロック状態（Ｌｏｃｋ）である。図３に示すロック状態に近い状態となる以前には、入力ｆｒ，ｆｐの位相差が比較的大きな状態があり（不図示）、この際、ＣＰ１１０２の出力Ｖ＿ＣＰには入力ｆｒ，ｆｐの位相差に応じたパルス幅の出力信号ｕｐ，ｄｎが生じている。この後、図３の１．に示す状態となる。

１．の状態において、入力されるｆｒ，ｆｐの位相差は、可変遅延器１１１，１１２によって拡大されて論理ゲート１，２（１２１１，１２１２）へ入力され、論理ゲート１，２（１２１１，１２１２）は、対応してパルス幅が広い出力信号ｕｐ，ｄｎを出力する。図３に示す状態では、ｆｐがｆｒより早いため、ＶＣＯ１１０４（図１５参照）の周波数を減少させるために出力信号ｄｎが発生している。ＣＰ１１０２の出力Ｖ＿ＣＰには出力信号ｕｐ，ｄｎのパルス幅に応じたリップルが生じる。

２．の状態において、位相差（ｆｐ，ｆｒ）は小さいが、この状態でもＰＤ１０１の位相差検出部１１０は、ｆｒとｆｐの間のフェーズエラーを修正するために必要なパルス幅だけの出力信号ｕｐ，ｄｎ信号を発生させることができる。これと同時に、全ての可変遅延器１，２，３（１１１，１１２，１５３）は、いずれも同じフィードバック回路部１５０によって制御され、適切な遅延量の値が設定されるため、ＣＰ１１０２の出力Ｖ＿ＣＰのリップルを低減させることができる。

３．ロック状態では、最終的に、位相差（ｆｐ，ｆｒ）がなくなり、位相差検出部１１０は、出力信号ｄｎおよびｕｐを出力しない。これにより、ＣＰ１１０２の出力Ｖ＿ＣＰには、リップルが全く生じない。その瞬間に、ＣＰ１１０２のＶ＿ＣＰは安定するようになる。この３．ロック状態の期間中は、不感帯も、リップルも発生せず、ＶＣＯ１１０４のジッタを除去できる。

以上のように、ＰＤ１０１の位相差検出部１１０に可変遅延器１，２（１１１，１１２）を用い、フィードバック回路部１５０により徐々に遅延量が小さくなる制御によって、位相差検出部１１０は、ロック状態となるまでの間、およびロック状態の期間中、正確な出力信号ｕｐ，ｄｎをＣＰ１１０２に出力できる。

すなわち、位相差検出部１１０は、フィードバック回路部１５０とほぼ同じ構成の可変遅延器と論理ゲートを有し、フィードバック回路部１５０は位相差検出部１１０の可変遅延器１，２（１１１，１１２）に対して常に適切な遅延時間となるよう遅延量を変更する制御を行うため、論理ゲート１，２（１２１１，１２１２）の不感帯を除去できる（不感帯を避けた動作が行える）。同時に、適切に制御される遅延量により、出力信号ｕｐ，ｄｎは、図１５に示すＣＰ１１０２の出力Ｖ＿ＣＰを安定させ、不要なリップルを発生させない。ＣＰ１１０２が安定した出力Ｖ＿ＣＰを出力することにより、ＬＰＦ１１０３の出力Ｖ＿ＬＰＦが安定化し、このＬＰＦ１１０３の出力が入力されるＶＣＯ１１０４の出力におけるジッタの発生を防止できる。

上述したように、本発明のＰＤ１０１は、位相差検出部１１０と、フィードバック回路部１５０のいずれにおいても、同じ可変遅延器１，２，３（１１１，１１２，１５３）と、論理ゲート１，２，３（１２１１，１２１２，１６３）が用いられる。これにより、本発明のＰＤ１０１の回路は、温度変化と、各素子の製造過程での影響を受けない。

ここで、温度変化時の特性変化について説明する。室温にデルタ（Ｔ）の温度変化が生じたとする。まず、フィードバック回路部１５０側では、温度変化があると、
位相（ｆｔ，ｆｔ２）＝位相＿ｏ（ｆｔ，ｆｔ２）＋ｋｔ．デルタ（Ｔ）…式（１）
（但し、位相＿ｏ（ｆｔ，ｆｔ２）＝室温でのｆｔとｆｔ２の位相差、ｋｔ＝可変遅延器１５３の温度係数）

また、位相差検出部１１０における出力信号ｕｐの信号系統では、同様の温度変化があると、
位相（ｆｒ，ｆｐ２）＝位相＿ｏ（ｆｒ，ｆｐ２）＋ｋｔ．デルタ（Ｔ）…式（２）
（位相＿ｏ（ｆｔ，ｆｐ２）＝室温でｆｒとｆｐ２の位相差）

上記の式（１）と、式（２）から、下記の式（３）が導出される。
位相（ｆｔ，ｆｔ２）と、位相（ｆｒ，ｆｐ２）との位相差＝位相＿ｏ（ｆｔ，ｆｔ２）と、位相＿ｏ（ｆｒ，ｆｐ２）との位相差…式（３）

上記の式（３）によって、ＰＤ１０１におけるフィードバック回路部１５０による制御は、温度変化の影響を受けない。

また、他の要因として、ＰＤ１０１を構成するＬＳＩの製作過程におけるデバイス特性の変化（ばらつき）がある。この点に関しては、下記の条件を満たせば解消できる。
（１）３つの可変遅延器１，２，３（１１１，１１２，１５３）を構成する素子を、いずれもＬＳＩ等の同一のＩＣ表面上である一定の範囲内で近づけた状態で配置する。
（２）３つの論理ゲート１，２，３（１２１１，１２１２，１６３）を構成する素子を、いずれもＬＳＩ等の同一のＩＣ表面上である一定の範囲内で近づけた状態で配置する。
（３）上記（１），（２）のようにＬＳＩのある一定の範囲内に配置させた素子同士は、製作過程変化が十分小さい。例えば、標準のＣＭＯＳの製造過程で、素子間の距離が１００μｍより少ない場合、特性の変化は１％未満となる。本発明のＰＤ１０１は、以上のような温度変化の影響を受けず、かつ、製造過程での特性のばらつきを解消できる構成とすることができる。

次に、図１に示す位相差検出部１１０の各構成例について説明する。図４は、位相差検出部の具体的構成の一例を示す回路図である。可変遅延器１１１，１１２は、抵抗４０１と可変コンデンサ４０２のＣＲ回路により構成される。制御信号Ｖｃｏｎｔｒｏｌにより、可変コンデンサ４０２の容量が可変制御され、遅延量が変化する。論理ゲート１（１２１１）は、ｆｐ２を反転出力する反転素子４１１と、入力ｆｒがデータ端子に入力され、反転後のｆｐ２がクロック端子に入力されるＦＦ４１２と、入力ｆｒと反転後のｆｐ２の否定論理積（ＮＡＮＤ）を出力するＮＡＮＤ回路４１３と、ＦＦ４１２の出力と、ＮＡＮＤ回路４１３の論理積（ＡＮＤ）を出力信号ｕｐを出力するＡＮＤ回路４１４とにより構成される。論理ゲート２（１２１２）の構成は、論理ゲート１（１２１１）の構成と同様であり、入力がｆｐとｆｒ２であり、出力信号ｄｎを出力する。この位相差検出部１１０は、入力されたｆｒとｆｐの位相差に対応した出力信号ｕｐ，ｄｎをそれぞれ出力する。

図５は、位相差検出部の具体的構成の一例を示す回路図である。可変遅延器１１１，１１２は、抵抗５０１と可変コンデンサ５０２のＣＲ回路により構成される。制御信号Ｖｃｏｎｔｒｏｌにより、可変コンデンサ５０２の容量が可変制御され、遅延量が変化する。論理ゲート１（１２１１）は、ｆｐ２を反転出力する反転素子５１１と、入力ｆｒがデータ端子に入力され、反転後のｆｐ２がクロック端子に入力されるＦＦ５１２と、入力ｆｒと反転後のｆｐ２の論理和（ＯＲ）を出力するＯＲ回路５１３と、ＦＦ５１２の出力と、ＯＲ回路５１３の否定的論理和（ＮＯＲ）を出力信号ｕｐを出力するＮＯＲ回路５１４とにより構成される。論理ゲート２（１２１２）の構成は、論理ゲート１（１２１１）の構成と同様であり、入力がｆｐとｆｒ２であり、出力信号ｄｎを出力する。この位相差検出部１１０は、入力されたｆｒとｆｐの位相差に対応した出力信号ｕｐ，ｄｎをそれぞれ出力する。可変遅延器１１１，１１２は、上述したような、一定な抵抗値の抵抗と、容量が可変な可変コンデンサとの組み合わせに限らず、抵抗値が可変な可変抵抗と、一定な容量のコンデンサとの組み合わせで構成することもできる。

図６は、位相差検出部の具体的構成の一例を示す回路図である。可変遅延器１１１，１１２は、それぞれが、可変抵抗６０１と、２個のトランジスタ６０２，６０３により構成される。トランジスタ６０２は、Ｐ型ＭＯＳＦＥＴで構成され、トランジスタ６０３は、Ｎ型ＭＯＳＦＥＴで構成される。Ｐ型ＭＯＳＦＥＴ６０２のソースにはＶｄｄが印加され、ドレインは可変抵抗６０１の一端に接続される。Ｎ型ＭＯＳＦＥＴ６０３のソースは、可変抵抗６０１の他端に接続され、ドレインは接地される。可変遅延器１１１のトランジスタ６０２，６０３のゲートには、ｆｐが入力され、可変遅延器１１２のトランジスタ６０２，６０３のゲートにはｆｒが入力される。可変抵抗６０１の抵抗値は、制御信号Ｖｃｏｎｔｒｏｌによって制御され、遅延量が変化する。論理ゲート１，２（１２１１，１２１２）の構成は、図４と同様である。

図７は、本発明の位相検出装置を用いたＣＭＵのロック直前の状態におけるシミュレーション結果を示すタイムチャートである。ＣＭＵ（例えば、図１５参照）のロック直前の状態におけるＣＰ１１０２の出力Ｖ＿ＣＰの出力電圧を示している。この図７と図８における条件は、Ｖｄｄ＝１．２Ｖの場合であり、出力クロックＣｋ（ｆ）の周波数は２０ＧＨｚ、入力クロックｆｒの周波数は６２５ＭＨｚである。そして、Ｃｋの振幅Ｖｐｐ（Ｃｋ）＝Ｖｄｄである。本発明のＰＤ１０１を用いたＣＭＵによれば、ＣＰ１１０２の出力Ｖ＿ＣＰは、９ｍＶｐｐに抑制することができる。対比のために従来のＰＤ１１０１を用いたＣＭＵでは、ＣＰ１１０２の出力Ｖ＿ＣＰの最大振幅は３５ｍＶｐｐである。このように、本発明のＰＤ１０１を用いたＣＭＵは、従来と比べて、リップルをおよそ４分の１に減少できる。また、本発明では、リップルの振幅を低減させることに基づき、リップルが生じている期間幅も短くできる。図示のように、低減化されたリップルは、出力の節約にもつながり、回路全体の電力消費量を抑えることができる。この図に示すシミュレーション・パラメータは、典型的なトランジスタ遅れ（９０ｎｍの標準のＣＭＯＳパラメータ）に基づいている（カリフォルニア大学バークレイ校のＢＰＴＭ（Ｂｅｒｋｅｌｅｙ Ｐｒｅｄｉｃｔｉｖｅ Ｔｅｃｈｎｏｌｏｇｙ Ｍｏｄｅｌ）等）。

図８は、本発明の位相検出装置を用いたＣＭＵのロック状態におけるシミュレーション結果を示すタイムチャートである。ＣＭＵ（例えば、図１５参照）のロック状態におけるＣＰ１１０２の出力Ｖ＿ＣＰの出力電圧を示している。動作開始からおよそ２００ｎｓｅｃの期間（およそ５００サイクルのｆｒクロック信号）の後にロック状態となる。本発明のＰＤ１０１を用いたＣＭＵによれば、ＣＰ１１０２の出力Ｖ＿ＣＰは、最大でも５ｍＶｐｐであり、リップルを大幅に低減することができる。この変動分は、供給電圧Ｖｄｄからの雑音によるわずかな変動である。したがって、供給電圧Ｖｄｄからの電流を切断する期間においては、リップルは理論的に「ゼロ」とすることができる。対比のために従来のＰＤ１１０１を用いたＣＭＵでは、ＣＰ１１０２の出力Ｖ＿ＣＰの最大振幅は３５ｍＶｐｐと大きい。

図９は、本発明の位相検出装置を用いたＣＭＵのロック後の状態におけるシミュレーション結果を示すタイムチャートである。ロック状態の後に、供給電源や、他の装置（図１４に示すＳＥＲＤＥＳ１００１や図１５に示すＶＣＯ１１０４など）からのランダムノイズ妨害が生じるが、本発明のＰＤ１０１が安定しているのが判る。本発明のＰＤ１０１を用いたＣＭＵにおけるＬＰＦ１１０３の出力Ｖ＿ＬＰＦは、１ｍＶｐｐであるのに対して従来のＰＤ１１０１を用いたＣＭＵにおけるＬＰＦ１１０３の出力Ｖ＿ＬＰＦは、４ｍＶｐｐと大きい。

図１０は、本発明の位相検出装置による位相検出範囲（理想状態）を示す図である。横軸は入力ｆｒとｆｐの位相差、縦軸はＶ＿ＣＰの変化量（Ｄｅｌｔａ（Ｖ＿ＣＰ））である。ＰＤ１０１に設けられた２つの可変遅延器１，２（１１１，１１２）は、それぞれ入力ｆｒ，ｆｐに対して所定の遅延量を与える。一方の可変遅延器１（１１１）は、位相ｆｒ−（ｆｐ＋Δ）を出力し、他方の可変遅延器２（１１２）は、位相（ｆｒ＋Δ）−ｆｐを出力する（Δ＝可変の遅延量）。これら２つの可変遅延器１，２（１１１，１１２）による出力の和は、図中点線で示すように論理ゲート１，２（１２１１，１２１２）における出力の和Ｖ（ｕｐ）−Ｖ（ｄｎ）となる。ここで、Ｄｅｌｔａ（Ｖ＿ＣＰ）＝Ｖ（ｕｐ）−Ｖ（ｄｎ）である。入力ｆｒ，ｆｐを遅延させることにより、論理ゲート１，２（１２１１，１２１２）の不感帯を避けた動作が行える。

次に、図１１−１は、本発明の位相検出装置による位相検出範囲を示す図である。横軸は入力ｆｒとｆｐの位相差、縦軸はＶ＿ＣＰの変化量（Ｄｅｌｔａ（Ｖ＿ＣＰ））である。実際のＰＤ１０１における特性を示した。本発明のＰＤ１０１は、位相検出範囲Ｒ１がほぼ１８０度と広い位相検出範囲を有する。位相検出範囲Ｒ１の両端における位相の非検出範囲Ｄ１は、図３に示したロック状態の際における入力ｆｒ，ｆｐに対する遅延量ｆｒ２，ｆｐ２の差分Δｍｉｎに基づきわずかに生じるがほぼ不感帯の影響を受けずに動作できる。

図１１−２は、従来の位相検出装置による位相検出範囲を示す図である。図１６に示す従来のＰＤ１１０１は、遅延素子１，２（１２０１，１２０２）が一定な固定遅延量を有するものであるため、図１７に示すように出力信号ｕｐとｄｎが過度にオーバラップするため、位相検出範囲Ｒ２は狭い。位相検出範囲Ｒ２の両端における位相の非検出範囲Ｄ１は、図１７に示したロック状態の際における入力ｆｒ，ｆｐに対する遅延量ｆｒ２，ｆｐ２の差分Δｍｉｎは遅延量が一定な固定値であり大きいため、不感帯の影響を受ける。

図１２は、本発明の位相検出装置を用いたＣＭＵによるリップル成分の大きさの推移を示すタイムチャートである。横軸は時間（クロックサイクル）、縦軸はＶ＿ＣＰ内でのリップル成分の値であり、４０Ｇｂｐｓの伝送装置への適用例である。ＣＭＵの動作開始時には、ＣＰ１１０２の出力Ｖ＿ＣＰのリップル成分の値が大きいが、時間経過とともにリップル成分の値は急速に減少し、クロックが５００サイクル付近ではリップルの影響を受けない程度の最低の値５ｍＶｐｐに収束し保つ。これに対し、従来のＰＤ１１０１を用いたＣＭＵ１０１０では、リップル成分が３５ｍＶｐｐ以下に下がらない状態である。

以上説明した位相検出部を有する位相検出装置によれば以下の各作用および効果を有している。
（１）ＣＭＵがロック状態に移行するまでの期間に渡りリップルを減少できる。ロック時には、リップルが生じない。
（２）ＣＭＯＳとＢｉＣＭＯＳを用い、２０ＧＨｚより高いクロック周波数で動作する伝送装置に用いることができる。
（３）ＣＭＵの出力のジッタの低減と低雑音化が図れる。
（４）位相検出部を構成する位相差検出部とフィードバック回路に同じ可変遅延器と論理ブロックが用いられるため、温度変化とデバイスの製造過程での影響を受けにくい。
（５）位相検出部をクロック信号が通過する位相差検出部と、位相差検出部と同様の構成と同様の入力に基づいて、位相差検出部を制御するフィードバック回路と、により構成されている。フィードバック回路が位相差検出部に制御信号Ｖｃｏｎｔｒｏｌを出力し、位相差検出部における遅延量を可変制御して適切なパルス幅の出力信号ｕｐ，ｄｎを出力するため、リップルを大幅に低減できる。リップルの振幅および期間を低減できるため、消費電力の低減化が図れる。
（６）ＬＳＩ内部に位相検出部を少ない数の素子を用いて簡単かつ小さい回路サイズで配置でき、不感帯を除去するとともに、消費電力の低減化が図れる。
（７）高速クロック動作が可能であり、ＣＭＯＳを用いた構成に適用して、４０Ｇｂｐｓ等の高いデータ伝送速度の伝送装置や小型化され携帯情報端末に適用が可能。
（８）位相差検出部における位相検出範囲が最大限の１８０°近くまで拡げられ、不感帯の領域をほぼなくすことができる。

以上説明した本発明の位相検出部を用いたＣＭＵの出力は、図１４に示したようなＳＥＲＤＥＳ１００１への出力に限らずに利用できる。他に、ＣＭＵにおけるＶＣＯの出力Ｃｋ（ｆ）は、クロックジェネレータに供給出力することもできる。

図１３−１は、クロックジェネレータの構成を示す図である。クロックジェネレータ６００は、入力されるクロックＣｋ（ｆ）を２分岐し、一方が分周器（Ｄｉｖ／２）６０１に入力され、他方がインバータ６０２を介して分周器（Ｄｉｖ／２）６０３に入力される。分周器６０１は、同相成分Ｉ（Ｉｎ−Ｐｈａｓｅ）クロックを出力し、分周器６０３は、直交成分Ｑ（Ｑｕａｄｒａｔｕｒｅ）クロックを出力する。

図１３−２は、図１３−１に示すクロックジェネレータのタイミングチャートである。入力されたクロックＣｋ（ｆ）を分周器６０１により２分周したＩクロックが出力される。また、このクロックＣｋ（ｆ）をインバータ６０２により反転したクロックＣｋｂを分周器６０３により２分周したＱクロックが出力される。ＩとＱとの位相は９０°異なっている。

図１３−３は、クロックジェネレータの他の構成を示す図である。図１３−１と基本構成は同一であり、インバータ６０２に代えて位相シフター６１２が用いられる。この位相シフター６１２は、遅延器や位相補間器（Ｐｈａｓｅ Ｉｎｔｅｒｐｏｌａｔｏｒ）により構成することができる。

図１３−１および図１３−３に示したクロックジェネレータ６００は、有線通信および無線通信の回路として広く使用される。このクロックジェネレータ６００は、２つのフェーズＩ，Ｑのクロックをそれぞれ出力し、ＰＬＬ回路、データ処理装置、データリタイマー（同期装置、ＣＤＲとも呼ばれる）などへの入力として用いられる。

以上説明した本発明のＰＤ１０１は、ＬＳＩやＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等の集積回路に搭載できるほか、個別の素子により構成することもできる。

以上のように、本発明にかかる位相検出装置および位相同期装置は、周期的なクロック信号は、入力データあるいは内部のデータの同期（リタイム：ｒｅｔｉｍｅ）に有用であり、特に、ＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）、高速な有線あるいは無線の伝送装置、リップルカウンタやリングカウンタ等の論理回路等に用いて好適である。

Claims (10)

1. 第１の入力クロックの位相の遅延量を可変自在な第１の可変遅延器と、
   前記第１の可変遅延器により遅延された出力と、第２の入力クロックとの位相差を検出し、位相差に対応したパルス幅の第１の出力信号を出力する第１の論理ゲートと、
   前記第２の入力クロックの位相の遅延量を可変自在な第２の可変遅延器と、
   前記第２の可変遅延器により遅延された出力と、前記第１の入力クロックとの位相差を検出し、位相差に対応したパルス幅の第２の出力信号を出力する第２の論理ゲートと、からなる位相差検出部と、
   前記位相差検出部から独立して配置されるフィードバック回路部とを有し、
   前記フィードバック回路部は、
   前記第１の入力クロックの位相の遅延量を可変自在な第３の可変遅延器と、
   前記第３の可変遅延器により遅延された出力と、前記第１の入力クロックとの位相差を検出し、位相差に対応したパルス幅の第３の出力信号を出力する第３の論理ゲートと、
   前記第３の論理ゲートが出力する前記第３の出力信号のパルス幅を積分した値を制御信号として出力する平滑部とを備え、
   当該平滑部が出力する制御信号は、前記第３の可変遅延器に遅延量としてフィードバック入力されるとともに、前記位相差検出部の前記第１の可変遅延器および前記第２の可変遅延器の遅延量として出力されることを特徴とする位相検出装置。
2. 前記第１の可変遅延器、第２の可変遅延器および第３の可変遅延器は、いずれも動作開始時の遅延量が大きく、前記制御信号の入力に基づいて次第に遅延量が小さくなることを特徴とする請求項１に記載の位相検出装置。
3. 前記位相差検出部と、前記フィードバック回路部を構成する各素子は、同一のＩＣ表面上で一定の範囲内に配置されたことを特徴とする請求項１に記載の位相検出装置。
4. 前記第１〜第３の可変遅延器は、一定の抵抗値を有する抵抗と、前記制御信号に基づいて容量が可変自在な可変コンデンサと、により構成されていることを特徴とする請求項１に記載の位相検出装置。
5. 前記第１〜第３の可変遅延器は、一定の容量を有するコンデンサと、前記制御信号に基づいて抵抗値が可変自在な可変抵抗と、により構成されていることを特徴とする請求項１に記載の位相検出装置。
6. 前記第１〜第３の可変遅延器は、一対のＰ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴと、前記制御信号に基づいて抵抗値が可変自在な可変抵抗と、により構成されていることを特徴とする請求項１に記載の位相検出装置。
7. 前記第２の入力クロックの周波数が前記第１の入力クロックの周波数にほぼ等しいとき、前記フィードバック回路部への入力として前記第２の入力クロックを用いることを特徴とする請求項１〜６のいずれか一つに記載の位相検出装置。
8. 位相差検出部と、当該位相差検出に対し独立して配置されるフィードバック回路部とを有し、
   前記位相差検出部は、
   第１の入力クロックの位相の遅延量を可変自在な第１の可変遅延器と、
   前記第１の可変遅延器により遅延された出力と、第２の入力クロックとの位相差を検出し、位相差に対応したパルス幅の第１の出力信号を出力する第１の論理ゲートと、
   前記第２の入力クロックの位相の遅延量を可変自在な第２の可変遅延器と、
   前記第２の可変遅延器により遅延された出力と、前記第１の入力クロックとの位相差を検出し、位相差に対応したパルス幅の第２の出力信号を出力する第２の論理ゲートと、からなる位相差検出部とを備え、
   前記フィードバック回路部は、
   前記第１の入力クロックの位相の遅延量を可変自在な第３の可変遅延器と、
   前記第３の可変遅延器により遅延された出力と、前記第１の入力クロックとの位相差を検出し、位相差に対応したパルス幅の第３の出力信号を出力する第３の論理ゲートと、
   前記第３の論理ゲートが出力する前記第３の出力信号のパルス幅を積分した値を制御信号として出力する平滑部とを備え、当該平滑部が出力する制御信号は、前記第３の可変遅延器に遅延量としてフィードバック入力されるとともに、前記位相差検出部の前記第１の可変遅延器および前記第２の可変遅延器の遅延量として出力し、
   前記位相差検出部が出力する前記第１の出力信号および前記第２の出力信号に対応した値の出力信号を出力するチャージポンプと、
   前記チャージポンプの出力信号を平滑化した値の出力信号を出力する平滑部と、
   前記平滑部の出力信号の値に基づいて、発振する周波数を変化させ前記第１の入力クロックとして出力する発振部と、
   を備えたことを特徴とする位相同期装置。
9. 前記発振部の出力信号を分周比ｎで分周する分周器を備え、
   前記分周器による分周後の出力が前記第１の入力クロックとして前記位相差検出部にフィードバック入力されることを特徴とする請求項８に記載の位相同期装置。
10. 前記第２の入力クロックの周波数が前記第１の入力クロックの周波数にほぼ等しいとき、前記フィードバック回路部への入力として前記第２の入力クロックを用いることを特徴とする請求項８または９に記載の位相同期装置。

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