KR20190062136A - 주파수 분주기 및 이를 포함하는 트랜시버 - Google Patents

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Abstract

본 개시의 기술적 사상의 일측면에 따른 주파수 분주기는 플립플롭의 제어단을 통해 수신된 클록 신호를 분주하는 제1 플립플롭 루프 및 제2 플립플롭 루프를 포함하며, 상기 제1 및 제2 플립플롭 루프 각각이 출력한 동일한 분주 비율 및 상이한 위상을 갖는 신호에 기초하여 상기 제1 및 제2 플립플롭 루프의 출력단을 통해 분주 신호를 출력하고, 상기 분주 신호를 상기 제1 및 제2 플립플롭 루프의 입력단을 통해 피드백하는 코어 회로, 상기 분주 신호를 수신하고, 상기 분주 신호의 듀티 사이클이 교정된 차동 출력 신호를 출력하는 듀티 교정 회로 및 상기 차동 출력 신호를 증폭시킨 제1 출력 신호, 및 상기 제1 출력 신호와 직교하는 제2 출력 신호를 출력하는 출력 회로를 포함할 수 있다.

Description

주파수 분주기 및 이를 포함하는 트랜시버 {Frequency divider and transceiver including the same}
본 개시의 기술적 사상은 주파수 분주기 및 이를 포함하는 트랜시버 관한 것으로서, 보다 상세하게는 듀티 사이클을 보정하고 직교 신호(quadrature signal)를 출력하는 주파수 분주기 및 이를 포함하는 트랜시버에 관한 것이다.
주파수 분주기는 입력 신호를 분주하여 입력 신호보다 낮은 주파수를 가지는 출력 신호를 발생하는 기능을 수행한다. 주파수 분주기는 국부 발진기(Local Oscillator), 위상 고정 루프(phase-locked loop, PLL), 주파수 합성기(frequency synthesizer) 등과 같은 클록 생성 회로 및 이를 포함하는 다양한 집적 회로에 적용될 수 있다. 주파수 분주기는 분주비에 따라 정수 N 배로 분주하는 정수 분주기(integer frequency divider) 또는 N.5 배와 같이 분주하는 분수 분주기(fractional frequency divider)로 구분할 수 있다.
일반적으로, 정수 분주기는 출력이 큰 신호원(signal source)이 인가되는 RF 트랜시버에서 인입 효과(pulling effect)가 발생할 수 있지만, 분수 분주기는 출력이 큰 신호원이 인가되어도 인입 효과를 차단하기 용이하다. 반면, 종래의 분수 분주기는 주기 신호를 딜레이시켜 주파수를 분주하는 과정에서 의도하지 않은 주파수인 주파수 스퍼(spur)가 발생할 수 있었다.
또한, 종래의 분수 분주기는 듀티 사이클(duty ratio)가 40% 또는 60%로 출력되는 경우가 일반적이어서 듀티 사이클을 50%로 요구하는 시스템에 적용하기 어려움이 있었다.
본 개시의 기술적 사상이 해결하려는 과제는, 적은 수의 플립플롭 루프로 인해 주파수 스퍼가 감소되며, 듀티 사이클을 교정하고, 직교 신호를 출력하는 주파수 분주기 및 이를 포함하는 트랜시버를 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 주파수 분주기는 플립플롭의 제어단을 통해 수신된 클록 신호를 분주하는 제1 플립플롭 루프 및 제2 플립플롭 루프를 포함하며, 상기 제1 및 제2 플립플롭 루프 각각이 출력한 동일한 분주 비율 및 상이한 위상을 갖는 신호에 기초하여 상기 제1 및 제2 플립플롭 루프의 출력단을 통해 분주 신호를 출력하고, 상기 분주 신호를 상기 제1 및 제2 플립플롭 루프의 입력단을 통해 피드백하는 코어 회로, 상기 분주 신호를 수신하고, 상기 분주 신호의 듀티 사이클이 교정된 차동 출력 신호를 출력하는 듀티 교정 회로 및 상기 차동 출력 신호를 증폭시킨 제1 출력 신호, 및 상기 제1 출력 신호와 직교하는 제2 출력 신호를 출력하는 출력 회로를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 주파수 분주기는 클록 신호를 수신하고, 상기 클록 신호가 분주된 분주 신호를 출력하는 코어 회로 및 상기 분주 신호를 수신하고, 상기 분주 신호를 디시젼 레벨에 따라 소정의 듀티 사이클을 갖는 차동 출력 신호를 출력하는 듀티 교정 회로를 포함하고, 상기 듀티 교정 회로는, 상기 차동 출력 신호를 피드백하고, 피드백된 상기 차동 출력 신호에 기초하여 상기 분주 신호의 엣지 슬롭(edge slope)을 조절함으로써, 상기 소정의 듀티 사이클을 갖도록 듀티 사이클을 조절할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 트랜시버는 클록 신호를 수신하고, 상기 클록 신호가 분주된 분주 신호를 출력하며 복수의 플립플롭들을 포함하는 제1 플립플롭 루프 및 제2 플립플롭 루프를 포함하는 코어 회로 및 상기 분주 신호를 수신하고, 상기 분주 신호의 듀티 사이클이 교정된 차동 출력(differential output) 신호를 출력하는 듀티 교정 회로를 포함할 수 있다.
본 개시의 예시적 실시예에 따른 주파수 분주기 및 이를 포함하는 트랜시버는 인입 효과 및 주파수 스퍼를 줄이고 듀티 사이클을 교정하며 직교 신호를 출력할 수 있다.
도 1은 본 개시의 일 실시예에 따른 주파수 분주기를 설명하기 위한 블록도이다.
도 2는 본 개시의 일 실시예에 따른 주파수 분주기의 신호를 설명하기 위한 파형도이다.
도 3a 및 도 3b은 본 개시의 일 실시예에 따른 코어 회로를 설명하기 위한 회로도이다.
도 4는 본 개시의 일 실시예에 따른 코어 회로가 입력 또는 출력하는 신호를 설명하기 위한 타이밍도이다.
도 5는 본 개시의 일 실시예에 따른 듀티 교정 회로를 설명하기 위한 회로도이다.
도 6은 본 개시의 일 실시예에 따른 듀티 교정 회로가 생성한 신호를 설명하기 위한 타이밍도이다.
도 7a는 본 개시의 일 실시예에 따른 출력 회로를 설명하기 위한 회로도이며, 도 7b는 출력 회로에 포함되는 논리 회로를 설명하기 위한 도면이다.
도 8은 본 개시의 일 실시예에 따라 출력 회로가 생성하는 신호를 설명하기 위한 타이밍도이다.
도 9은 본 개시의 일 실시예에 따른 출력 회로를 설명하기 위한 회로도이다.
도 10은 본 개시의 일 실시 예에 따른 구동 전압 제어 회로를 설명하기 위한 회로도이다.
도 11은 본 개시의 일 실시예에 따라 구동 전압 제어 회로를 동작시킨 경우의 지연 시간을 설명하기 위한 그래프이다.
도 12는 본 개시의 일 실시예에 따른 트랜시버를 설명하기 위한 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 일 실시예에 따른 주파수 분주기를 설명하기 위한 블록도이고, 도 2는 본 개시의 일 실시예에 따른 주파수 분주기의 신호를 설명하기 위한 파형도이다.
도 1을 참고하면, 주파수 분주기(1000)는 코어 회로(100), 듀티 교정 회로(200) 및 출력 회로(300)를 포함할 수 있다. 코어 회로(100)는 클록 신호(CLK)를 수신하여 주파수가 분주된 분주 신호(S_DIV)를 출력하고, 듀티 교정 회로(200)는 이를 수신하여 듀티 사이클을 교정한 차동 출력 신호(S_DP, S_DN)를 출력하고, 출력 회로(300)는 이를 수신하여 직교하는 출력 신호들(S_I, S_IB, S_Q, S_QB)을 출력한다.
도 2를 참고하면, 클록 신호(CLK)는 전압 제어 발진기(VCO)에서 출력된 신호에 기초하여 생성될 수 있다. 분주 신호(S_DIV)는 클록 신호(CLK)의 주파수를 소정의 값으로 나눈 신호이며, 듀티 사이클은 예를 들어 40% 또는 60%가 될 수 있다. 차동 출력 신호(S_DP, S_DN)는 제1 차동 출력 신호(S_DP) 및 제2 차동 출력 신호(S_DN)을 포함할 수 있으며, 서로 반전된 형태의 신호가 될 수 있다. 차동 출력 신호(S_DP, S_DN)는 듀티 교정 회로(200)에 의해 분주 신호(S_DIV)의 듀티 사이클을 교정할 수 있다. 예를 들어, 듀티 교정 회로(200)는 듀티 사이클 40%의 분주 신호(S_DIV)를 듀티 사이클 50%로 교정할 수 있다. 직교 신호는 제1 출력 신호(S_I, S_IB) 및 제2 출력 신호(S_Q, S_QB)를 포함할 수 있다. 제1 출력 신호(S_I, S_IB)는 In-phase 성분의 신호이다. 예를 들어, 입력 신호인 제1 차동 출력 신호(S_DP)과 유사한 위상을 갖는 신호이다. 제2 출력 신호(S_Q, S_QB)는 직교(quadrature) 성분의 신호이다. 예를 들어, 제1 차동 출력 신호(S_DP)과 직교한 위상을 갖는 신호이다. 제1 출력 신호(S_I, S_IB)는 반주기만큼 차이가 나는 신호 I(S_I)와 신호 IB(S_IB)를 포함할 수 있다. 즉, 신호 I(S_I)와 신호 IB(S_IB)는 반전된 형태의 신호이다. 제2 출력 신호(S_Q, S_QB) 또한 반주기만큼 차이가 나는 신호 Q(S_Q)와 신호 QB(S_QB)를 포함할 수 있다.
다시 도 1을 참고하면, 코어 회로(100)는 복수의 플립플롭들을 포함할 수 있다. 복수의 플립플롭들은 제1 플립플롭 루프 및 제2 플립플롭 루프를 포함할 수 있다. 각각의 플립플롭 루프는 클록 신호(CLK)를 수신할 수 있다. 예를 들어, 제1 및 제2 플립플롭 루프는 클록 신호(CLK)의 주파수를 변조한 신호를 출력할 수 있다. 제1 및 제2 플립플롭 루프 각각이 출력하는 변조 신호의 크기는 같으나 위상은 다를 수 있다. 즉, 위상이 시프트된 형태로 출력될 수 있다. 제1 및 제2 플립플롭 루프 각각에서 출력된 변조 신호들을 합산하여 클록 신호(CLK)가 분주된 분주 신호(S_DIV)를 출력할 수 있다.
듀티 교정 회로(200)는 분주 신호(S_DIV)의 듀티 사이클을 소정의 값으로 교정할 수 있다. 일 실시예에 따르면, 듀티 교정 회로(200)는 분주 신호(S_DIV)를 저항 및 커패시터로 구성된 1차 회로(예를 들어, RC필터)에 인가할 수 있다. 1차 회로를 거친 분주 신호(S_DIV)는 상승 시간(rising time)을 갖는 1차 응답을 갖게 되며, 1차 응답은 복수의 인버터의 디시젼 레벨에 의해 소정의 듀티 사이클(예를 들어, 50%)를 갖는 신호가 될 수 있다. 이 경우, 1차 회로에 포함된 저항은 차동 출력 신호(S_DP, S_DN)을 피드백하여 수신한 연산 증폭기의 출력 전압에 의해 조절되는 가변 저항이 될 수 있다.
출력 회로(300)는 차동 출력 신호(S_DP, S_DN)를 수신하여 직교하는 출력 신호인 제1 출력 신호(S_I, S_IB) 및 제2 출력 신호(S_Q, S_QB)를 출력할 수 있다. 제1 출력 신호(S_I, S_IB)는 제2 출력 신호(S_Q, S_QB)와 직교하는 출력 신호이다.
일 실시예에 따르면, 출력 회로(300)는 차동 출력 신호(S_DP, S_DN)를 수신하여 진폭 변화만 일으키는 버퍼를 이용하여 제1 출력 신호(S_I, S_IB)를 출력한다. 한편, 출력 회로(300)는 차동 출력 신호(S_DP, S_DN)를 수신하여 버퍼 및 위상 지연 회로를 이용하여 위상을 90도만큼 지연시킨 제2 출력 신호(S_Q, S_QB)를 출력한다.
이 경우, 출력 회로(300)는 제1 출력 신호(S_I, S_IB) 및 제2 출력 신호(S_Q, S_QB)에 기초하여 위상을 지연시킬 수 있다. 즉, 출력 회로(300)는 출력 신호들을 피드백하여 제2 출력 신호(S_Q, S_QB)의 지연된 위상 값을 제어할 수 있다. 일 실시예에 따르면, 제1 출력 신호(S_I, S_IB) 및 제2 출력 신호(S_Q, S_QB)를 수신한 연산 증폭기가 위상을 지연시키는 지연 제어신호를 출력 회로(300) 내의 지연 회로에 제공할 수 있다. 즉, 출력 회로(300)는 제1 출력 신호(S_I, S_IB) 및 제2 출력 신호(S_Q, S_QB)를 피드백하여 위상을 지연시킬 수 있다.
한편, 도 9 및 도 10에서 후술하는 바와 같이, 출력 회로(300)에서 위상을 지연시키는 것은 온도와 전압 변화에 민감하게 반응할 수 있다. 이를 위하여, 온도 변화에 따른 전류원을 포함한 전압 제어 회로를 이용하여 출력 회로(300)에 포함된 버퍼 및 지연 회로에 공급되는 구동 전압을 제어할 수 있다.
상술한 바와 같은 주파수 분주기(1000)는 클록 신호(CLK)를 바탕으로 CMOS 레벨에서 분주하고, 듀티 사이클이 교정된 직교 신호를 한번에 출력할 수 있게 된다. 이에 따라, 50% 듀티 사이클을 가지며 주파수 스퍼가 적고, 서로 직교하는 출력 신호들(S_I, S_IB, S_Q, S_QB)을 제공할 수 있다.
도 3a 및 도 3b은 본 개시의 일 실시예에 따른 코어 회로를 설명하기 위한 회로도이다.
도 3a를 참고하면, 코어 회로(100a)는 제1 플립플롭 루프(110a), 제2 플립플롭 루프(120b), 복수의 플립플롭들(111a 내지 113a, 121a 내지 123a), NAND 게이트(130), 인버터(140)를 포함할 수 있다.
일 실시 예에 따르면, 제1 및 제2 플립플롭 루프(110a, 120a)는 각각 복수의 플립플롭들(111a 내지 113a, 121a 내지 123a)을 포함한다. 예를 들어, 플립플롭은 D 플립플롭이 될 수 있다. 플립플롭들은 클록 신호(CLK)가 수신되는 제어단, 논리 값이 입력되는 D 입력단, 논리 값을 출력하는 Q 출력단 및
Figure pat00001
출력단을 포함한다. 입력단과 출력단에 형성되는 라인은 데이터 라인이라고 명명한다.
공지된 바와 같이, D 플립플롭의 진리표에 따르면, 제어단에 입력되는 제어 신호(예를 들어, CLK)가 0인 경우, D 단자로 입력되는 논리 값과 무관하게 이전 Q 또는
Figure pat00002
를 유지한다. 또한, 제어 신호가 1 이며, D 단자로 입력되는 논리 값이 0인 경우, Q 는 0의 논리 값을 출력하며
Figure pat00003
는 1의 논리 값을 출력한다. 반대로, 제어 신호가 1 이며, D 단자로 입력되는 논리 값이 1인 경우, Q 는 1의 논리 값을 출력하며
Figure pat00004
는 0의 논리 값을 출력한다.
일 실시 예에 따르면, 제1 및 제2 플립플롭 루프(110a, 120a)는 각각 복수의 플립플롭들을 포함하며, 복수의 플립플롭들에 각각 클록 신호(CLK) 또는 클록 신호(CLK)가 반전된 신호가 수신된다. 구체적으로, 제1 플립플롭 루프(110a)는 클록 신호(CLK)를 수신하는 플립플롭(112a)과 클록 신호(CLK)가 반전된 신호를 수신하는 플립플롭들(111a, 113a)을 포함한다. 이와 유사하게, 제2 플립플롭 루프(120a)는 클록 신호(CLK)를 수신하는 플립플롭들(121a, 123a)과 클록 신호(CLK)가 반전된 신호를 수신하는 플립플롭(122a)을 포함한다. 즉, 코어 회로(100a)는 클록 신호(CLK)를 그대로 또는 반전시켜 수신함으로써, 하나의 플립플롭을 거칠 때 마다 단계적으로 클록 신호(CLK)를 시프팅하는 방법으로 주파수 분주를 수행할 수 있다.
이 경우, 도 3a과 같이 클록 신호(CLK)를 플립플롭(111a, 113a, 122a)이 반전시켜 수신할 수 있지만, 다른 실시 예에 따라 도 3b와 같이 코어 회로(100b)에 클록 신호(CLK) 및 클록 반전 신호(
Figure pat00005
)가 인가될 수 있다.
도 3b를 참고하면, 외부 신호원으로부터 클록 신호(CLK)와 클록 반전 신호(
Figure pat00006
)가 제공될 수 있다. 클록 반전 신호(
Figure pat00007
)는 클록 신호(CLK)와 반주기만큼 위상 차이가 나는 신호이다. 일 예로, 코어 회로(100b)의 외부에 위치한 외부 신호원으로부터 신호 입력 라인이 두 개로 제공될 수 있고, 각각 클록 신호(CLK)와 클록 반전 신호(
Figure pat00008
)를 제공할 수 있다. 이 경우, 코어 회로(100)에 포함된 복수의 플립플롭의 제어단은 도 3a와 달리 제공되는 제어 신호를 반전시키지 않고 그대로 수신한다. 이 경우, 도 3b를 참고하면 코어 회로(100b)에 포함된 복수의 플립플롭들(112b, 121b, 123b)은 클록 신호(CLK)를 수신할 수 있으며, 나머지 플립플롭들(111b, 113b, 122b)은 클록 반전 신호(
Figure pat00009
)를 수신할 수 있다. 이하에서는, 도 3a와 도 3b는 플립플롭 루프의 동작 측면에서 실질적으로 동일하므로 편의상 도 3a의 코어 회로(100a)를 기준으로 설명한다.
다시 도 3a를 참고하면, 제1 플립플롭 루프(110a)와 제2 플립플롭 루프(120a)는 각각 동일한 개수의 플립플롭들을 포함한다. 일 실시 예에 따르면, 제1 및 제2 플립플롭 루프(110a, 120a)는 각각 3개의 플립플롭들을 포함할 수 있다. 분주 신호(S_DIV)가 피드백되어 D 단자로 입력되는 제1 플립플롭 루프(110a)의 플립플롭(113a)은 클록 신호(CLK)가 반전된 신호를 제어단을 통해 수신할 수 있다. 한편, 분주 신호(S_DIV)가 피드백되어 D 단자로 입력되는 제2 플립플롭 루프(120a)의 플립플롭(123a)은 클록 신호(CLK)를 제어단을 통해 수신할 수 있다. 또한, 제1 및 제2 플립플롭 루프(110a, 120a)에 포함된 복수의 플립플롭들은 클록 신호(CLK)가 수신되는 플립플롭과 클록 신호(CLK)의 반전된 신호가 수신되는 플립플롭이 번갈아가면서 D 또는 Q 단자에 직렬로 연결될 수 있다. 플립플롭 루프에서 입출력되는 신호 관계는 도 4에서 구체적으로 후술한다.
도 4는 본 개시의 일 실시예에 따른 코어 회로가 입력 또는 출력하는 신호를 설명하기 위한 타이밍도이다. 설명의 편의상 도 3a의 식별 기호를 함께 참고하여 설명한다.
도 4를 참고하면, 클록 신호(CLK)는 한 주기 T 동안 로직 로우 전압과 로직 하이 전압을 반복하는 전압으로써, 클록 신호(CLK)는 플립플롭 루프(110a, 120a)에 포함된 복수의 플립플롭들의 제어단에 입력될 수 있다. 제1 및 제2 플립플롭 루프(110a, 120a)는 D 단자로 분주 신호(S_DIV)를 입력받아 각각 QA 신호 및 QB 신호를 출력할 수 있다. 이 경우, 도 4에 도시된 바와 같이, QA 신호 및 QB 신호는 5T 의 주기를 가지므로 분주 비율은 동일하다.
플립플롭(113a)은 제어단을 통해 클록 신호(CLK)가 반전된 신호를 수신하고, D 입력단을 통해 분주 신호(S_DIV)를 수신할 수 있다. 플립플롭(113a)의 진리표에 따라 Q 출력단으로 QA1 신호를 출력할 수 있다. 즉, 제1 플립플롭 루프(110a)는 5T 를 한 주기로 갖는 QA1 신호를 생성할 수 있다.
한편, 플립플롭(112a)은 클록 신호(CLK)를 제어단을 통해 수신하고, D 입력단을 통해 QA1 신호를 수신함으로써, Q 출력단으로 QA2 신호를 출력할 수 있다. 즉, 플립플롭(112a)은 클록 신호(CLK)가 반전된 신호를 제어단을 통해 수신하고, 플립플롭(112a)은 클록 신호(CLK)를 제어단을 통해 수신함으로써 QA2 신호를 출력할 수 있다. 즉, 제1 플립플롭 루프(110a)는 5T 를 한 주기로 가지며, QA1 신호와 0.5T 만큼 위상 차이가 있는 QA2 신호를 생성할 수 있다.
상술한 QA1 신호 및 QA2 신호가 생성되는 과정과 같이, 직렬로 연결된 복수의 플립플롭 루프의 제어단에 각각 클록 신호(CLK)와 클록 신호(CLK)가 반전된 신호를 복수의 플립플롭의 순서대로 인가하면, 반주기만큼 위상 차이가 있는 신호를 생성할 수 있다.
한편, 플립플롭(113a)는 클록 신호(CLK)가 반전된 신호를 제어단을 통해 수신하고, QA2 신호를 D 입력단을 통해 수신함으로써,
Figure pat00010
출력단으로 QA 신호를 출력할 수 있다. 즉, 제1 플립플롭 루프(110a)는 5T 를 한 주기로 가지며, QA2 가 반전된 신호와 0.5T 만큼 위상 차이를 갖는 QA 신호를 생성할 수 있다.
제2 플립플롭 루프(120a) 또한 제1 플립플롭 루프(110a)와 같이 분주 신호(S_DIV)를 수신하고, 플립플롭 연산에 따라 QB1, QB2 및 QB 신호를 생성할 수 있다.
일 실시 예에 따라, 제2 플립플롭 루프(120a)는 클록 신호(CLK)를 기초로 QB1 신호를 생성하고, 클록 신호(CLK)가 반전된 신호를 기초로 QB2 신호를 생성하며, 클록 신호(CLK)를 기초로 QB 신호를 생성한다. 즉, 제1 플립플롭 루프(110a)가 클록 신호(CLK)가 반전된 신호를 기초로 QA1 신호를 생성하고, 클록 신호(CLK)를 기초로 QA2 신호를 생성하며, 클록 신호(CLK)가 반전된 신호를 기초로 QA 신호를 생성하는 것과 차이가 있다. 제1 플립플롭 루프(110a)와 제2 플립플롭 루프(120a)에는 복수의 플립플롭들에 클록 신호(CLK)가 인가되는 방식이 다르다.
이에 따라, QA1 신호와 QB1 신호, QA2 신호와 QB2 신호, QA 신호와 QB 신호는 각각 제어단으로 클록 신호(CLK)가 입력되는 순서와 반전되었는지 여부에 의해 분주 비율은 동일하며 2.5T 만큼의 위상 차이가 발생할 수 있다.
코어 회로(100a)는 제1 플립플롭 루프(110a) 및 제2 플립플롭 루프(120b)가 생성한 QA 신호 및 QB 신호를 NAND 게이트(130) 및 인버터(140)를 거쳐 분주 신호(S_DIV)를 생성할 수 있다. 분주 신호(S_DIV)는 다시 제1 플립플롭 루프(110a) 및 제2 플립플롭 루프(120b)로 피드백할 수 있다.
도 4를 참고하면, 분주 신호(S_DIV)는 클록 신호(CLK)의 주기 T의 2.5 배인 2.5T 를 한 주기로 가질 수 있으며, 한 주기 동안에 로직 하이 전압의 비율이 40%이므로 듀티 사이클을 40%로 가질 수 있다.
상술한 바와 같은 코어 회로(100, 100a, 100b)는 적은 수의 플립플롭들을 적은 수의 루프로 구성하여 주파수 스퍼(spur)를 감소시킬 수 있다. 종래의 분주기는 루프 개수가 많아짐으로써 주파수가 정확히 분주되지 않아 타겟 주파수와 다른 주파수가 섞일 수 있었다. 본 개시에 따른 코어 회로를 포함하는 분주기는 클록 신호(CLK)와 클록 신호(CLK)가 반전된 신호를 교차로 수신하는 방식을 이용하여 원하는 주파수를 갖는 분주 신호(S_DIV)를 획득할 수 있게 된다.
도 5는 본 개시의 일 실시예에 따른 듀티 교정 회로를 설명하기 위한 회로도, 도 6은 본 개시의 일 실시예에 따른 듀티 교정 회로가 생성한 신호를 설명하기 위한 타이밍도이다.
도 5를 참고하면, 듀티 교정 회로(200)는 연산 증폭기 회로(210), 트랜지스터 회로(220), 인버터 회로(230) 및 차동 변환 회로(240)를 포함할 수 있다. 연산 증폭기 회로는
일 실시예에 따르면, 듀티 교정 회로(200)는 분주 신호(S_DIV)를 수신하여, 분주 신호(S_DIV)의 듀티 사이클을 타켓 듀티 사이클로 교정한다. 예를 들어, 분주 신호(S_DIV)의 듀티 사이클이 40%인 경우, 이를 50%로 교정하여 출력할 수 있다. 또한, 단일 신호를 듀티 차동 신호로 변환할 수 있다.
일 실시 예에 따르면, 연산 증폭기 회로(210)는 듀티 교정 회로(200)의 출력단에서 출력하는 제1 차동 출력 신호(S_DP) 및 제2 차동 출력 신호(S_DN)를 피드백하여 수신할 수 있다. 연산 증폭기 회로(210)는 연산 증폭기(211)의 입력단과 듀티 교정 회로(200)의 출력단 사이에 저항과 커패시터로 이루어진 RC 필터를 포함할 수 있다.
일 실시 예에 따르면, 연산 증폭기 회로(210)는 제1 전압과 제2 전압을 갖는 제1 차동 출력 신호(S_DP)를 수신할 수 있다. 이 때, 제1 차동 출력 신호(S_DP)는 구형파(square wave)의 형태일 수 있다. 연산 증폭기(211)의 반전 입력 단자 측에 구비된 RC 필터는 제1 차동 출력 신호(S_DP)를 수신하여 제1 차동 출력 신호(S_DP)의 평균 값을 연산 증폭기(211)의 반전 입력 단자에 인가할 수 있다.
마찬가지로, 제2 차동 출력 신호(S_DN) 또한 구형파 형태의 전압이 될 수 있다. 이 경우, 연산 증폭기(211)의 비반전 입력 단자 측에 구비된 RC 필터는 제2 차동 출력 신호(S_DN)를 수신하여 제2 차동 출력 신호(S_DN)의 평균 값을 연산 증폭기(211)의 비반전 입력 단자에 인가할 수 있다.
일 실시 예에 따르면, 연산 증폭기(211)는 반전 및 비반전 입력이 상이할 경우에 트랜지스터 회로(220)로 시간에 따라 변화하는 제어 전압(Vctrl)을 인가한다. 이 경우, 가상 단락 원리에 의하여 연산 증폭기(211)의 반전 입력 및 비반전 입력은 평균 값이 같아지는 전압 레벨까지 수렴하게 된다.
연산 증폭기(211)는 반전 및 비반전 입력이 같아질 경우, 일정한 상수 값의 제어 전압(Vctrl)을 출력할 수 있다. 예를 들어, 제1 차동 출력 신호(S_DP)와 제2 차동 출력 신호(S_DN)가 서로 반전된 신호가 된다면 RC 필터가 연산 증폭기(211)의 입력 단자에 인가하는 각각의 평균 값은 동일해질 수 있다. 제어 전압(Vctrl)이 상수 값(예를 들어, DC 1.5V)을 가지는 경우, 연산 증폭기 회로(210)를 통한 듀티 교정 회로(200)의 피드백 루프 과정은 멈추게 된다. 따라서, 연산 증폭기 회로(210)는 상수 값의 일정한 제어 전압(Vctrl)을 트랜지스터 회로(220)에 인가하며, 제1 차동 출력 신호(S_DP) 및 제2 차동 출력 신호(S_DN)를 각각 반전된 형태로 출력한다.
일 실시 예에 따르면, 트랜지스터 회로(220)는 분주 신호(S_DIV)를 수신하는 제1 트랜지스터(M1) 및 제어 전압(Vctrl)에 따른 가변 저항으로 모델링이 가능한 제2 트랜지스터(M2)를 포함할 수 있다.
제1 트랜지스터(M1)는 커먼 소스(common source amplifier)로서 동작할 수 있다. 예를 들어, 제1 트랜지스터(M1)는 게이트 단자를 통해 분주 신호(S_DIV)를 수신하여 노드 A(도 5에 따르면, 제1 트랜지스터의 드레인 단자)에 분주 신호(S_DIV)를 반전시켜 출력할 수 있다.
제2 트랜지스터(M2)는 제어 전압(Vctrl)에 따라 노드 A에 인가되는 전압을 지수함수 형태의 응답을 갖도록 교정할 수 있다. 즉, 제1 및 제2 차동 출력 신호(S_DP, S_DN)를 기초로 생성된 제어 전압(Vctrl)에 따라 분주 신호(S_DIV)의 엣지 슬롭(edge slope)을 조절할 수 있다. 엣지 슬롭이란, 전압 또는 전류가 상승 시간(rising time) 또는 하강 시간(falling time)에서 제1 값에서 제2 값으로 천이될 때 나타나는 기울기를 의미한다. 일 예로, 제2 트랜지스터(M2)는 제어 전압(Vctrl)에 따라 가변하는 가변 저항으로 표현될 수 있으며, 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및 인버터 회로(230)에 따른 기생 커패시터(Cp)가 노드 A에 병렬로 연결될 수 있다. 이에 따라, 트랜지스터 회로(220)는 분주 신호(S_DIV)를 수신하여 제어 전압(Vctrl)에 따라 가변하는 가변 저항 및 기생 커패시터(Cp)의 값을 곱한 시상수에 의한 엣지 슬롭을 갖는 전압을 출력할 수 있으며, 제어 전압(Vctrl)을 조절하여 엣지 슬롭을 조절하여 듀티 사이클을 조절할 수 있다.
인버터 회로(230)는 노드 A의 전압을 입력받아 노드 B로 전압을 출력할 수 있다. 예를 들어, 인버터 회로(230)는 복수의 인버터가 다단으로 직렬 연결될 수 있으며, 복수의 인버터의 디시젼 레벨에 기초하여 듀티 사이클을 조절할 수 있다.
도 6을 참고하면, 분주 신호(S_DIV)는 로직 하이 전압과 로직 로우 전압이 구형파 형태를 가질 수 있다. 트랜지스터 회로(220)는 분주 신호(S_DIV)를 수신하여, 제1 트랜지스터(M1)에 의해 분주 신호(S_DIV)가 반전되고, 제2 트랜지스터(M2) 및 기생 커패시터(Cp)에 의해 지수 형태의 응답을 갖도록 출력할 수 있다. 이에 따라, 도 6의 Node A 전압 그래프와 같이 전압이 출력될 수 있다. 이 후, 인버터 회로(230)에 포함된 각각의 인버터는 디시젼 레벨보다 작은 전압은 로직 로우 전압으로 출력하고, 디시젼 레벨보다 큰 전압은 로직 하이 전압으로 출력할 수 있다.
예를 들어, 시간 ta 에서는 분주 신호(S_DIV)가 로직 하이 전압에서 로직 로우 전압으로 천이된다. 트랜지스터 회로(220)는 분주 신호(S_DIV)를 반전시키고, 엣지 슬롭을 조절하여 노드 A에 출력할 수 있다. 시간 tb 는 인버터의 디시젼 레벨과 전압 레벨이 일치하는 시간이다.
이 후, 인버터 회로(230)를 거치며 디시젼 레벨에 따라 듀티 사이클이 50% 로 교정된 구형파를 얻을 수 있다. 일 예로, 트랜지스터 회로(220)는 인버터 회로(230)에 포함된 인버터가 홀수개인 경우, 시간 tb 이전에는 로직 하이 전압을 가지며, tb 이후에는 로직 로우 전압을 갖는 주기적인 구형파를 노드 B로 출력할 수 있다.
한편, 분주 신호(S_DIV)가 로직 로우 전압에서 로직 하이 전압으로 천이하는 시간 tc 에서는 폴링 타임(falling time)이 아주 작거나 존재하지 않을 수 있다. 시간 tc 에서 커먼 소스로 동작하는 제1 트랜지스터(M1)는 턴 오프가 되면서 노드 A가 순간적으로 그라운드 되면서 폴링 타임을 갖지 못한 채 노드 A의 전압이 스텝함수로 강하할 수 있다.
다시 도 5를 참고하면, 차동 변환 회로(240)는 입력된 단일 신호를 차동 신호로 변환하여 출력할 수 있다. 차동 신호는 제1 차동 출력 신호(S_DP)와 제2 차동 출력 신호(S_DN)가 될 수 있다. 각각의 신호는 위상이 180도만큼 반전된 신호를 의미한다. 일 실시예에 따르면, 차동 변환 회로(240)는 직렬로 연결된 짝수개의 인버터를 이용하여 분주 신호(S_DIV)와 동일한 위상을 가지며 듀티 사이클이 50%인 신호인 제1 차동 출력 신호(S_DP)를 출력할 수 있다. 한편, 차동 변환 회로(240)는 커먼 게이트(common gate amplifier) 및 인버터를 이용하여 제1 차동 출력 신호(S_DP)와 위상이 반전된 제2 차동 출력 신호(S_DN)를 출력할 수 있다.
도 7a는 본 개시의 일 실시예에 따른 출력 회로를 설명하기 위한 회로도이며, 도 7b는 출력 회로에 포함되는 논리 회로를 설명하기 위한 도면이다.
도 7a에 따르면, 출력 회로(300)는 입력 버퍼(311), 복수의 출력 버퍼(312 내지 314), 위상 지연 회로(320) 및 연산 증폭기 회로(330)를 포함할 수 있다.
일 실시 예에 따르면, 출력 회로(300)는 제1 및 제2 차동 출력 신호(S_DP, S_DN)을 입력 버퍼(311)를 통해 수신할 수 있다. 제1 출력 버퍼(312) 및 제2 출력 버퍼(313)는 입력 버퍼(311)에 의해 증폭된 신호를 증폭시켜 신호 I(S_I)와 신호 IB(S_IB)를 출력할 수 있다. 즉, 제1 및 제2 차동 출력 신호(S_DP, S_DN)의 위상은 고정시키고 크기만을 증폭시켜 신호 I(S_I) 및 신호 IB(S_IB)를 출력할 수 있다.
일 실시 예에 따르면, 위상 지연 회로(320)는 지연 제어 신호(DLY CTRL)에 기초하여 입력 신호의 위상을 지연시킬 수 있다. 제3 출력 버퍼(314)는 위상 지연 회로(320)에서 출력된 신호를 증폭시켜 신호 Q(S_Q) 및 신호 QB(S_QB)를 출력한다.
일 실시 예에 따르면, 연산 증폭기 회로(330)는 수신한 복수의 신호들(QP, QN, IP, IN)에 기초하여 지연 제어 신호(DLY CTRL)를 출력할 수 있다. 이 경우, 도시되지는 않았으나, 연산 증폭기(331)의 출력 단에 바이어싱 회로(미도시)를 부가할 수 있으며, 바이어싱 회로는 위상 지연 회로(320)이 요구하는 입력에 맞도록 전압을 재분배하여 위상 지연 회로(320)에 입력시킬 수 있다.
연산 증폭기 회로(330)가 수신하는 복수의 신호들(QP, QN, IP, IN)은 출력 회로(300)가 출력하는 복수의 출력 신호들(S_I, S_IB, S_Q, S_QB)을 피드백한 신호이다. 구체적인 설명은 도 7b를 참고하여 설명한다.
도 7b를 참고하면, 복수의 NAND 게이트들(332 내지 335)은 출력 회로(300)가 출력하는 복수의 출력 신호들(S_I, S_IB, S_Q, S_QB)을 수신하여 연산 증폭기 회로(330)의 입력 신호들(IP, IN, QP, QN)을 생성할 수 있다. 복수의 NAND 게이트들(332 내지 335)은 출력 회로(300) 내부에 포함되며, 연산 증폭기 회로(330) 내에 포함될 수 도 있다. 즉, 제2 출력 버퍼(313) 및 제3 출력 버퍼(314)와 연산 증폭기 회로(330) 내에 포함된 RC 필터 사이에 복수의 NAND 게이트들(332 내지 335)이 포함될 수 있다.
다시 도 7a를 참고하면, 연산 증폭기(331)의 반전 입력 단자에 연결된 RC 필터는 신호 QP(S_QP)와 신호 QN(S_QN)에 따른 출력을 연산 증폭기(331)의 반전 입력 단자에 인가한다. 마찬가지로, 연산 증폭기(331)의 비반전 입력 단자에 연결된 RC 필터는 신호 IP(S_IP)와 신호 IN(S_IN)에 따른 출력을 연산 증폭기(331)의 비반전 입력 단자에 인가한다.
연산 증폭기(331)는 신호 QP, QN(S_QP, S_QN)과 신호 IP, IN(S_IP, S_IN)이 각각의 RC 필터에 통과된 평균 값이 같을 때(즉, 연산 증폭기(311)의 반전 및 비반전 입력이 동일할 때) 지연 제어 신호(DLY CTRL)의 전압을 상수 값으로 출력한다. 연산 증폭기(331)는 출력 회로(300)의 출력 신호가 직교 신호이면 지연 제어 신호(DLY CTRL)를 상수 값으로 출력한다. 일 예로, 신호 I(S_I)와 신호 Q(S_Q)가 직교하는 신호이고, 신호 IB(S_IB)와 신호 QB(S_QB)가 직교하는 신호인 경우, 연산 증폭기(331)의 반전 및 비반전 입력 단자로 입력되는 전압의 평균 값은 동일해진다.
위상 지연 회로(320)는 지연 제어 신호(DLY_CTRL)가 상수 값으로 수신되면 위상 지연을 더 이상 수행하지 않게 된다. 즉, 연산 증폭기 회로(330)에 의한 지연 동작은 고정(lock)된다.
도 8은 본 개시의 일 실시예에 따라 출력 회로가 생성하는 신호를 설명하기 위한 타이밍도이다. 설명의 편의상, 도 7a 및 도 7b의 식별 기호를 이용하여 설명한다.
도 8을 참고하면, 신호 I(S_I)와 신호 IB(S_IB)는 반전된 형태이며, 신호 Q(S_Q)와 신호 QB(S_QB)는 반전된 형태이다. 신호 I(S_I)와 신호 Q(S_Q)는 서로 직교하는 신호이며, 신호 IB(S_IB)와 신호 QB(S_QB)는 서로 직교하는 신호이다. 즉, 출력 회로(300)에서 출력되는 복수의 출력 신호들(S_I, S_IB, S_Q, S_QB)은 직교하는 관계를 가진 신호가 될 수 있다.
한편, 연산 증폭기 회로(330)로 입력되는 복수의 신호들(S_IP, S_IN, S_QP, S_QN)은 출력 회로(300)에서 출력되는 복수의 출력 신호들(S_I, S_IB, S_Q, S_QB)을 NAND 게이트에 인가하여 획득한 신호이다. 출력 회로(300)에서 출력되는 신호 Q(S_Q)를 신호 I(S_I)에 비해 90도 딜레이 시키고, 신호 QB(S_QB)를 신호 IB(S_IB)에 비해 90도 딜레이 시키기 위함이다.
구체적으로 신호 IP(S_IP)는 신호 I(S_I)와 신호 Q(S_Q)를, 신호 IN(S_IN)은 신호 IB(S_IB)와 신호 QB(S_QB)를, 신호 QP(S_QP)는 신호 Q(S_Q)와 신호 IB(S_IB)를, 그리고 신호 QN(S_QN)은 신호 QB(S_QB)와 신호 I(S_I)를 NAND 연산한 것에 해당한다.
도 9은 본 개시의 일 실시예에 따른 출력 회로를 설명하기 위한 회로도이다.
도 9를 참고하면, 출력 회로(300)는 구동 전압 제어 회로(340)를 더 포함할 수 있으며, 출력 회로(300)의 출력단은 연산 증폭기 회로(330)의 입력단과 도시된 바와 같이 연결될 수 있다.
일 실시예에 따르면 구동 전압 제어 회로(340)는 PVT(Process, Voltage, Temperature) 조건에 따라 복수의 출력 버퍼들(312 내지 314) 중 적어도 하나와 위상 지연 회로(320)의 구동 전압을 제공할 수 있다. 출력 회로(300)에 포함된 구성 요소들은 PVT 조건에 따라 위상이 쉽게 변할 수 있기 때문이다.
다른 실시 예에 따르면, 구동 전압 제어 회로(340)는 출력 회로(300)의 외부에 위치할 수 있으며, 이 경우 출력 회로(300)의 구성 요소에 제공하는 구동 전압 뿐만 아니라, 코어 회로(100)의 플립플롭, 듀티 교정 회로(200)의 연산 증폭기 회로(210), 인버터 회로(230), 차동 변환 회로(240)에 제공하는 구동 전압을 제어할 수도 있다.
도 10은 본 개시의 일 실시 예에 따른 구동 전압 제어 회로(340)를 설명하기 위한 회로도이다.
도 10을 참고하면, 구동 전압 제어 회로(340)는 전류원(341), 다이오드(342), 전압 레귤레이터(343) 및 기준 저항(344)을 포함할 수 있다.
일 실시예에 따르면, 전류원(341)은 절대 온도에 따라 변화하는(PTAT) 전류를 생성할 수 있다. 즉, PVT 조건 중 온도 변화에 따라 출력 회로(300)에 인가하는 구동 전압을 제어하기 위함이다. 전압 레귤레이터(343)는 예를 들어, LDO(Low Dropout) 레귤레이터로 구현될 수 있다.
일 실시예에 따르면, 기준 전압(Vref) 노드는 전류원(341), 전압 레귤레이터(343)와 병렬로 연결되며, 또한 기준 전압(Vref) 노드는 직렬로 연결된 다이오드(342) 및 기준 저항(344)과 병렬로 더 연결된다. 이에 따라, 기준 전압(Vref)은 아래와 같은 수학식 1로 나타낼 수 있다.
Figure pat00011
여기서, Vov 와 Vth 는 각각 다이오드(342)의 오버 드라이브 전압과 임계 전압을 나타낸다.
상술한 기준 전압(Vref)에 따라, 전압 레귤레이터(343)는 위상 지연 회로(320) 및 제1 출력 버퍼(312)에 온도에 따라 변화하는 구동 전압을 제공할 수 있다. 즉, 전원 전압(VDD)을 그대로 공급하는 것이 아니라, 온도 변화에 따라 상이한 전압을 제공함으로써, 온도 변화에 따른 위상 지연의 요동을 줄일 수 있다.
도 11은 본 개시의 일 실시예에 따라 구동 전압 제어 회로를 동작시킨 경우의 지연 시간을 설명하기 위한 그래프이다.
도 11을 참고하면, 가로축은 출력 회로(300)의 연산 증폭기 회로(330)가 위상 지연 회로(320)를 제어하기 위한 제어 신호(DLY CTRL)의 전압을 나타낸 것이며, 세로축은 지연 시간을 피코 초 단위로 나타낸 것이다. 이 경우, 전술한 바와 같이 듀티 교정 회로(200)에도 구동 전압 제어 회로(340)가 응용될 수 있으며, 구동 전압 제어 회로(340)가 듀티 교정 회로(200)의 연산 증폭기 회로(210)로 구동 전압을 제공하는 경우, 가로축은 연산 증폭기(211)가 출력하는 제어 전압(Vctrl)이 될 수 있다.
도 11을 참고하면, 그래프의 실선은 구동 전압 제어 회로(340)를 통해 출력 회로(300)에 구동 전압을 제공하는 경우의 지연 시간을 나타내며, 그래프의 점선은 전원 전압(VDD)을 구동 전압으로 제공하는 경우의 지연 시간을 나타낸다.
일 실시예에 따르면, 구동 전압 제어 회로(340)이 위상 지연 회로(320)에 구동 전압을 제공하는 경우, -40도, 50도, 110도의 온도 변화에 따라 위상 지연 회로(320)가 지연시키는 시간의 변화가 적게 나타나고, 이에 따라 오차범위가 줄어든 것을 확인할 수 있다. 반면, 구동 전압(VDD)을 위상 지연 회로(320)에 그대로 인가하는 경우, 온도 변화에 따라 지연 시간의 요동이 심하게 나타나므로 위상 지연 성능이 열화된다.
도 12는 본 개시의 일 실시예에 따른 트랜시버를 설명하기 위한 블록도이다.
도 12를 참고하면, 트랜시버(2000)는 로컬 오실레이터(410), 신호원(420), 믹서(431, 432), 가산기(440), 파워 앰프(450) 및 안테나(460)를 포함할 수 있으며, 로컬 오실레이터(410)는 주파수 분주기(1000), 필터(411) 및 버퍼(412)를 포함할 수 있다.
로컬 오실레이터(410)는 신호원(420)으로부터 수신한 교류 신호에 기초하여클록 신호(CLK)를 생성할 수 있다. 로컬 오실레이터(410)는 클록 신호(CLK)의 다양한 특성을 조절하여 믹서(431, 432)로 출력한다. 주파수 분주기(1000)는 도 1 내지 도 13에서 전술한 다양한 실시예와 같이 구현될 수 있다. 예컨대, 주파수 분주기(1000)는 클록 신호(CLK)를 수신하여 코어 회로(100)에서 클록 신호(CLK)의 주파수를 분주하고, 듀티 교정 회로(200)에서 듀티 사이클을 교정하며, 출력 회로(300)에서 서로 직교하는 출력 신호들(S_I, S_IB, S_Q, S_QB)을 믹서(431, 432)로 출력한다.
일 실시예에 따르면, 제1 믹서(431)는 기저 대역의 신호 I(IBB)와 제1 출력 신호(S_I, S_IB)를 믹싱하고, 제2 믹서(432)는 기저 대역의 신호 Q(QBB)와 제2 출력 신호(S_Q, S_QB)를 믹싱하여 가산기(440)로 출력한다. 이 경우, I와 Q는 서로 직교하는 성분을 나타낸다. 가산기(440)에서 합산된 IQ 신호는 파워 앰프(450)에서 증폭되고, 증폭된 IQ 신호는 안테나(460)를 통하여 RF 대역의 주파수로 출력된다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100 : 코어 회로 200 : 듀티 교정 회로
300 : 출력 회로

Claims (10)

  1. 플립플롭의 제어단을 통해 수신된 클록 신호를 분주하는 제1 플립플롭 루프 및 제2 플립플롭 루프를 포함하며, 상기 제1 및 제2 플립플롭 루프 각각이 출력한 동일한 분주 비율 및 상이한 위상을 갖는 신호에 기초하여 상기 제1 및 제2 플립플롭 루프의 출력단을 통해 분주 신호를 출력하고, 상기 분주 신호를 상기 제1 및 제2 플립플롭 루프의 입력단을 통해 피드백하는 코어 회로;
    상기 분주 신호를 수신하고, 상기 분주 신호의 듀티 사이클이 교정된 차동 출력 신호를 출력하는 듀티 교정 회로; 및
    상기 차동 출력 신호를 증폭시킨 제1 출력 신호, 및 상기 제1 출력 신호와 직교하는 제2 출력 신호를 출력하는 출력 회로를 포함하는 주파수 분주기.
  2. 제1항에 있어서,
    상기 제1 및 제2 플립플롭 루프는 각각 동일한 갯수의 복수의 플립플롭들을 포함하며, 상기 복수의 플립플롭들의 제어단 각각에 상기 클록 신호 또는 상기 클록 신호가 반전된 신호가 수신되는 것을 특징으로 하는 주파수 분주기.
  3. 제2항에 있어서,
    상기 제1 및 제2 플립플롭 루프에 포함된 상기 복수의 플립플롭들은 각각 입출력 단자에 직렬로 연결되며, 상기 복수의 플립플롭들은 상기 클록 신호가 수신되는 제1 플립플롭과 상기 클록 신호가 반전된 신호가 수신되는 제2 플립플롭이 번갈아가면서 직렬로 연결되는 것을 특징으로 하는 주파수 분주기.
  4. 제3항에 있어서,
    상기 분주 신호는, 상기 제1 및 제2 플립플롭 루프에서 각각 출력된 신호를 AND 연산하여 출력된 것을 특징으로 하는 주파수 분주기.
  5. 제1항에 있어서,
    상기 듀티 교정 회로는 트랜지스터 회로를 더 포함하며,
    상기 듀티 교정 회로는, 상기 차동 출력 신호를 상기 듀티 교정 회로의 입력단이 연결된 상기 트랜지스터 회로로 피드백하고, 상기 차동 출력 신호를 기초로 상기 분주 신호의 엣지 슬롭(slope)을 조절하여 상기 듀티 사이클을 조절하는 주파수 분주기.
  6. 제5항에 있어서,
    상기 듀티 교정 회로는 제1 연산 증폭기를 더 포함하고,
    상기 듀티 교정 회로는, 상기 차동 출력 신호가 출력되는 상기 듀티 교정 회로의 출력단과 상기 제1 연산 증폭기의 입력단이 전기적으로 연결되며, 상기 제1 연산 증폭기의 출력단과 상기 분주 신호가 입력되는 상기 듀티 교정 회로의 입력단이 전기적으로 연결된 것을 특징으로 하는 주파수 분주기.
  7. 제6항에 있어서,
    상기 제1 연산 증폭기는 상기 차동 출력 신호를 입력받아 상기 엣지 슬롭을 조절하는 제어 신호를 제공하며, 상기 트랜지스터 회로는 상기 제어 신호를 기초로 상기 엣지 슬롭을 조절하는 특징으로 하는 주파수 분주기.
  8. 제1항에 있어서,
    PVT(Process, Voltage, Temperature) 조건에 따라 상기 출력 회로에 제공되는 구동 전압의 레벨을 제어하는 구동 전압 제어 회로를 더 포함하는 주파수 분주기.
  9. 클록 신호를 수신하고, 상기 클록 신호가 분주된 분주 신호를 출력하는 코어 회로; 및
    상기 분주 신호를 수신하고, 상기 분주 신호를 디시젼 레벨에 따라 소정의 듀티 사이클을 갖는 차동 출력 신호를 출력하는 듀티 교정 회로를 포함하고,
    상기 듀티 교정 회로는, 상기 차동 출력 신호를 피드백하고, 피드백된 상기 차동 출력 신호에 기초하여 상기 분주 신호의 엣지 슬롭(edge slope)을 조절함으로써, 상기 소정의 듀티 사이클을 갖도록 듀티 사이클을 조절하는 것을 특징으로 하는 주파수 분주기.
  10. 제9항에 있어서,
    상기 듀티 교정 회로는 제1 연산 증폭기를 더 포함하고,
    상기 듀티 교정 회로는, 상기 차동 출력 신호를 출력되는 상기 듀티 교정 회로의 출력단이 제1 연산 증폭기의 입력단이 전기적으로 연결되며, 상기 제1 연산 증폭기의 출력단과 상기 분주 신호가 입력되는 상기 듀티 교정 회로의 입력단이 전기적으로 연결된 것을 특징으로 하는 주파수 분주기.
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