JPH11102168A - 水平走査パルス信号制御回路 - Google Patents

水平走査パルス信号制御回路

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JPH11102168A
JPH11102168A JP9263422A JP26342297A JPH11102168A JP H11102168 A JPH11102168 A JP H11102168A JP 9263422 A JP9263422 A JP 9263422A JP 26342297 A JP26342297 A JP 26342297A JP H11102168 A JPH11102168 A JP H11102168A
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Abstract

(57)【要約】 【課題】マルチスキャン型デイスプレイ装置の水平走査
用偏向ノコギリ波を生成するための水平走査パルス信号
を安定して発生する水平走査パルス信号制御回路を得
る。 【解決手段】水平同期信号１００から基準クロック１０
１を発生する基準クロック発生回路１と、前記基準クロ
ックと水平同期信号から水平位置基準パルス２０１・３
０１を発生する第１・第２の水平位置基準パルス発生回
路２・３と、前記信号２０１・３０１からノコギリ波を
発生する第１及び第２のノコギリ波発生回路４・５と、
前記ノコギリ波信号と水平位置設定電圧信号とを各々比
較する第１及び第２のコンパレータ回路６・７と、前記
コンパレータ回路の出力によりセット・リセットされる
ＲＳフリップフロップ８とを備え、デジタル制御するよ
うにした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の走査周波数
に対応できるようにしたマルチスキャン型デイスプレイ
装置の水平走査パルス信号の制御に関し、特にデジタル
回路により制御するようにした水平走査パルス信号制御
回路に関する。
【０００２】
【従来の技術】従来の水平走査パルス信号制御回路の例
を図１０に、その各部のタイミング・チャートを図１１
に示す。図１０において、水平位置調整用遅延回路２５
は、入力された水平同期信号を基準とし、遅延した一定
幅のパルスを発生する。このパルスの位相は水平位置制
御電圧により設定される。この水平位置制御電圧には、
水平位相を決定する偏向補正波形が入力される。例えば
図１３（Ａ）のような垂直同期のノコギリ波を入力する
と、垂直同期でパルスの位相が変化する為、図１３
（Ｂ）に示すように、画面上、平行四辺形補正がかか
る。
【０００３】また、図１４（Ａ）のような、垂直同期の
パラボラ波を供給すると、図１４（Ｂ）に示すように、
画面上、サイドピンバランス補正がかかる。
【０００４】ノコギリ波発生回路２６は、水平位置遅延
回路２５により発生したパルスを基準とし、ノコギリ波
を発生する。コンパレータ回路２７では、前記ノコギリ
波信号を、パルス幅設定電圧信号と電圧レベルを比較
し、パルスを発生する。ノコギリ波信号とパルス幅設定
電圧とを比較してパルスを発生するため、パルス幅設定
電圧を制御することにより、任意の幅のパルスを作るこ
とができる。
【０００５】このコンパレータ回路２７の出力パルスと
水平位置遅延回路２５の出力パルスをＡＮＤ回路で論理
積をとった出力が水平偏向駆動パルスとなっている。
【０００６】図１２は、水平走査信号駆動回路の例を示
したもので、前記の水平走査パルス信号制御回路の出力
パルス信号は、増幅器２９に入力され、増幅した後、ト
ランジスタ３０のベースに入力される。トランジスタ３
０は、水平偏向駆動パルスによってスイッチとして動作
し、ダイオード３１とキャパシタ３２の組み合わせによ
り、偏向コイル３３にノコギリ波電流を流す。このノコ
ギリ波電流が受像管の偏向電流となり、水平走査が行わ
れる。このため、水平偏向駆動パルスを制御することに
より、水平走査を制御することができる。
【０００７】マルチスキャン型ディスプレイ装置は、多
種のスキャン周波数の映像信号を映し出すため、水平同
期信号と映像部分の位相関係も多種に亘り、映像を受像
管の中心部に映し出すためには、水平偏向駆動パルスの
位相及びパルス幅を調整することが必要となる。
【０００８】また、水平走査パルス信号は、図１２の水
平出力回路に入力され、電子ビームを水平方向に走査さ
せるための偏向電流を流すという役目の他に、フライバ
ックトランス３４の２次側高圧巻線に高圧パルスを発生
させ、受像管のアノード電極およびフォーカス電極に高
電圧を供給する役目がある。
【０００９】このため、水平走査パルス信号のパルス幅
がばらつくと、この高電圧の電位がばらついてしまう。
この高電圧がばらつくことにより、水平方向の画面サイ
ズがばらついてしまう。
【００１０】
【発明が解決しようとする課題】この従来の水平走査パ
ルス信号制御回路においては、ノコギリ波の傾きが、ノ
コギリ波発生部のキャパシタや抵抗の各素子のバラツキ
の影響を直接的に受けるので、前記の水平走査パルス信
号出力のパルス幅もばらつくことになり、画面のサイズ
に悪影響を与えていた。従って、この水平走査パルス信
号のパルス幅を安定させる方策が必要であった。
【００１１】
【課題を解決するための手段】前記課題を解決するた
め、本発明の水平走査パルス信号制御回路は、外部から
入力される水平同期信号に同期した基準クロック信号を
発生する基準クロック発生回路と、前記水平同期信号と
前記基準クロック信号により位相を制御される第１及び
第２の水平位置基準パルス発生回路と、前記第１及び第
２の水平基準位置パルス発生回路から出力されるそれぞ
れの水平位置基準パルス信号からそれぞれのノコギリ波
を発生する第１及び第２のノコギリ波発生回路と、外部
から入力される水平位置設定電圧と前記第１及び第２の
ノコギリ波発生回路から出力されるそれぞれのノコギリ
波とを比較する第１及び第２のコンパレータ回路と、前
記第１のコンパレータ回路の出力信号をセット入力、前
記第２のコンパレータ回路の出力信号をリセット入力と
するＲＳフリップフロップ回路とを備え、前記ＲＳフリ
ップフロップ回路の出力信号を水平走査パルス信号とし
た。
【００１２】また、外部から入力される水平同期信号に
同期した基準クロック信号を発生する基準クロック発生
回路と、前記水平同期信号と前記基準クロック信号によ
り位相を制御される第１及び第２の水平位置基準パルス
発生回路と、前記第１及び第２の水平基準位置パルス発
生回路から出力されるそれぞれの水平位置基準パルス信
号からそれぞれのノコギリ波を発生する第１及び第２の
ノコギリ波発生回路と、外部から入力される水平位置設
定電圧と前記第１及び第２のノコギリ波発生回路から出
力されるそれぞれのノコギリ波とを比較する第１及び第
２のコンパレータ回路と、前記第１及び第２のコンパレ
ータ回路のそれぞれの出力信号の立ち上がりエッジを検
出する第１及び第２のエッジ検出回路と、前記第１のエ
ッジ検出回路の出力信号をセット入力、前記第２のエッ
ジ検出回路の出力信号をリセット入力とするＲＳフリッ
プフロップ回路とを備え、前記ＲＳフリップフロップ回
路の出力信号を水平走査パルス信号とした。
【００１３】また、前記基準クロック発生回路が、前記
水平同期信号を一方の入力、前記基準クロック信号出力
を分周した信号を他方の入力として位相比較する位相比
較器と、前記位相比較器の出力信号により発振周波数が
制御され、前記基準クロック信号を出力する電圧制御型
発振器と、前記電圧制御型発振器の基準クロック信号出
力を分周する分周器とを備え、前記分周器の出力を前記
位相比較器の他方の入力としたことを特徴とする水平走
査パルス信号制御回路とした。
【００１４】また、前記第１及び第２の水平位置基準パ
ルス発生回路が、前記水平同期信号をデータ入力、前記
基準クロック信号をクロック入力とする第１のＤフリッ
プフロップと、前記ＤフリップフロップのＱ出力をデー
タ入力、前記基準クロック信号をクロック入力とする第
２のＤフリップフロップと、前記第１のＤフリップフロ
ップのＱ出力と前記第２のＱの否定出力との否定論理積
をとるＮＡＮＤ回路と、前記ＮＡＮＤ回路出力をリセッ
トの否定入力、前記基準クロック信号を計数クロック入
力とするカウンタと、前記カウンタのカウント出力を一
方の入力、前記水平基準パルス信号の位置を決めるため
に外部から与える水平基準パルス位置設定値入力を他方
の入力として、前記の２つの値を比較して一致したとき
にパルス信号を出力するデコーダ回路と、前記デコーダ
回路のパルス信号出力をデータ入力、前記基準クロック
信号をクロック入力とする第３のＤフリップフロップと
を備え、前記第３のＤフリップフロップのＱ出力を水平
位置基準パルス信号としたことを特徴とする水平走査パ
ルス信号制御回路とした。
【００１５】また、前記ノコギリ波発生回路が、前記基
準パルス信号をセット入力とするＲＳフリップフロップ
と、前記ＲＳフリップフロップのＱの否定出力信号をゲ
ート入力信号とし、ドレイン端子を接地した第１のＮチ
ャネル・トランジスタと、一方が定電流源に接続された
カレント・ミラー回路と、前記カレント・ミラー回路の
他方は前記第１のＮチャネル・トランジスタのソース端
子と、一方を接地したキャパシタの他の端子とに接続す
るとともに前記ノコギリ波信号出力とし、前記ノコギリ
波信号を一方の入力、外部から与える基準電圧を他方の
入力として比較するコンパレータ回路と、前記コンパレ
ータ回路の出力信号を前記ＲＳフリップフロップのリセ
ット入力としたことを特徴とする水平走査パルス信号制
御回路とした。
【００１６】
【発明の実施の形態】本発明の実施の形態について、以
下に図面を参照して説明する。
【００１７】図１は、本発明の水平走査パルス信号制御
回路のブロック図である。図１で、水平同期信号１００
は、基準クロック発生回路１に入力され、水平同期信号
１００に同期した逓倍の基準クロック信号１０１を発生
する。
【００１８】また、この基準クロック信号１０１と水平
同期信号１００は、第１の水平位置基準パルス発生回路
２と第２の水平位置基準パルス発生回路３に入力され
る。
【００１９】第１の水平位置基準パルス発生回路２と第
２の水平位置基準パルス発生回路３では、水平同期信号
１００に同期し、位相の異なるパルス信号２０１及び３
０１を発生する。この第１および第２の各基準パルス信
号が同一構成のノコギリ波発生回路４と５に各々入力さ
れ、水平同期信号周期で位相の異なる２つのノコギリ波
信号４０１及び５０１を発生する。この２つのノコギリ
波信号がコンパレータ回路６と７に各々入力される。コ
ンパレータ回路では、もう一方に入力される水平位置設
定電圧信号６００の電圧レベルよりも前記の各ノコギリ
波信号の電圧レベルが高くなるとＨｉｇｈレベルが出力
される。このコンパレータ回路の２つの出力信号６０１
及び７０１をＲＳフリプフロップ８のセット入力および
リセット入力に入力する。このＲＳフリップフロップ８
の出力信号８０１が水平走査パルス信号となる。
【００２０】図３は、図１の水平走査パルス信号制御回
路の基準クロック発生回路１の構成例を示すブロック図
である。基準クロック発生回路１は、水平同期信号１０
０と、基準クロック信号１０１を分周器１０により分周
した信号１０２を入力とする位相比較器９と、位相比較
器９の出力信号９０によって制御される電圧制御発振器
（ＶＣＯ）１１とから構成されるＰＬＬ回路となってい
る。
【００２１】図４は、前記第１および第２の水平位置基
準パルス発生回路２および３の構成例を示すブロック図
である。第１および第２の水平位置基準パルス発生回路
２と３は同一構成のため、以下は、第１の水平位置基準
パルス発生回路２を例にとり説明する。図４において、
水平同期信号１００は、第１のＤフリップフロップ１２
のデータ入力に入力され、Ｄフリップフロップ１２のＱ
出力１２１が、第２のＤフリップフロップ１３のデータ
入力に入力される。
【００２２】Ｄフリップフロップ１２と１３のクロック
入力には、基準クロック信号８０１が入力され、第１の
Ｄフリップフロップ１２のＱ出力１２１と第２のＤフリ
ップフロップ１３のＱの否定出力１３１を入力とする２
入力ＮＡＮＤ回路１４の出力には、水平同期信号１００
の立上がりで所定のクロック幅のパルス信号１４１が出
力され、このパルス信号１４１がカウンタ回路１５のリ
セットの否定入力に入力される。
【００２３】また、カウンタ回路１５の計数クロック入
力には基準クロック信号８０１が入力されており、カウ
ンタ回路１５のカウント出力１５１は、水平同期信号１
００の立上がりを０として、基準クロック信号をカウン
トしたＮビットのカウント出力１５１が発生する。カウ
ンタ回路１５のビット数は、水平同期信号１００の１周
期分必要となるため、基準クロック発生回路１の分周器
１０のビット数と同一のものとすればよい。カウンタ回
路１５のカウント出力１５１は、デコーダ回路１６に入
力される。このデコーダ回路１６のもう一方の入力に
は、基準パルス位置を決定するＮビットの基準パルス位
置設定値入力が入力されている。カウンタ回路１５のカ
ウント出力１５１が、この設定値と同一となった場合に
デコーダ回路１６は、パルス信号１６１を出力する。こ
のため、前記設定値を制御することにより、水平期間の
任意の位置にパルスを発生することができる。デコーダ
回路１６の出力信号１６１は第３のＤフリップフロップ
１７のデータ入力に入力され、第３のＤフリップフロッ
プ１７のＱ出力１７１が水平位置基準パルスとなる。
【００２４】図６は、ノコギリ波発生回路４および５の
構成例を示すブロック図である。ノコギリ波発生回路４
および５は同一構成であるため、以下は、ノコギリ波発
生回路４を例にとり、説明する。
【００２５】図６において、第１の水平位置基準パルス
発生回路２の出力信号２０１をＲＳフリップフロップ１
８のセット入力に入力する。ＲＳフリップフロップ１８
のＱの否定出力１８１は、Ｎｃｈトランジスタ１９のゲ
ートに入力され、ＲＳフリップフロップ１８のＱの否定
出力１８１がＬｏｗレベルの時に、Ｎｃｈトランジスタ
１９はＯＦＦする。このＯＦＦ期間に定電流源２１によ
って流れる電流によって、キャパシタ２０を充電し、ノ
コギリ波信号１９１を発生する。ノコギリ波信号出力１
９１はコンパレータ回路２２の一方に入力され、もう一
方の入力には、基準電圧信号２２０が入力される。ノコ
ギリ波信号出力１９１のレベルが基準電圧信号２２０の
電圧レベル以上になるとコンパレータ回路２２の出力２
２１はＨｉｇｈレベルとなる。コンパレータ回路２２の
出力２２１は、ＲＳフリップフロップ１８のリセット入
力に入力される。コンパレータ回路２２の出力２２１が
Ｈｉｇｈレベルになると、ＲＳフリップフロップのＱの
否定出力はＨｉｇｈレベルとなり、Ｎｃｈトランジスタ
１９は０Ｖし、キャパシタ２０の電荷は放電され、ノコ
ギリ波信号出力１９１は０Ｖにもどる。
【００２６】次に、図１の回路の動作について図２のタ
イミングチャートを参照して説明する。
【００２７】水平同期信号１００は基準クロック発生回
路１に入力され、水平同期信号１００に同期した基準ク
ロック信号１０１が発生する。図３を参照すると基準ク
ロック発生回路では、水平周波数に対して分周器１０で
設定される分周比の逓倍クロックを発生する。マルチス
キャン型ディスプレイ装置では、水平同期信号の周波数
が変化するが、分周比が一定であるため、基準クロック
信号の周期は、水平同期信号の分周比分の１の周期とな
る。この基準クロック信号は、第１および第２の水平位
置基準パルス発生回路２と３に入力される。
【００２８】第１の水平位置基準パルス発生回路２に
は、水平同期信号１００が入力され、水平同期信号１０
０の立上りエッジをカウントの基準時点として、カウン
タ１５が基準クロック信号１０１を０から、分周比から
１を引いた値になるまでカウントアップする。このカウ
ンタ１５の出力１５１と、水平位置設定値信号２００を
デコーダ１６でデコードし、２つの入力値が一致した場
合にパルス信号１６１を出力する。水平位置設定値信号
には、０から、分周比から１を引いた値までの任意の値
を設定できる。このパルス信号１６１により水平走査パ
ルス信号８０１の立上りエッジを決定するノコギリ波信
号４０１の立上りの基準を決定するため、このパルス信
号１６１の位置を制御することにより、水平走査パルス
信号８０１の立ち上がり位置を制御することができる。
ここでこの水平位置設定値信号は、マイコン等から設定
制御される。
【００２９】第２の水平位置基準パルス発生回路３も、
第１の水平位置基準パルス発生回路２と同様の動作とな
る。この第２の水平位置基準パルス発生回路３の出力信
号３０１は、水平走査パルス信号８０１の立下がり位置
を決定するノコギリ波信号５０１の立ち上がり基準を決
定するため、このパルス信号３０１の位置を制御するこ
とにより、水平走査パルス信号８０１のパルス幅を制御
することができる。第２の水平位置基準パルス発生回路
３へ入力する水平パルス幅設定値信号３００はマイコン
等から設定制御されるが、水平走査パルス信号８０１の
パルス幅を水平同期信号１００の周期の５０％とする場
合には、第１の水平位置基準パルス発生回路２への水平
位置設定値信号２００に、分周比の２分の１の値を加え
た値を設定すればよい。
【００３０】第１の水平位置基準パルス発生回路２の出
力信号２０１は、ノコギリ波発生回路４に入力され、第
１の水平位置基準パルス発生回路２の出力を基準とする
ノコギリ波信号４０１を発生する。同様に第２の水平位
置基準パルス発生回路３の出力信号３０１は、ノコギリ
波発生回路５に入力され、第２の水平位置基準パルス発
生回路３の出力信号３０１を立上りの基準とするノコギ
リ波信号５０１を発生する。
【００３１】ノコギリ波発生回路４および５の出力信号
４０１及び５０１は、コンパレータ回路６および７に各
々入力される。コンパレータ回路６および７では、水平
位置設定電圧信号６００の電圧レベルと比較され、各々
のパルス信号６０１及び７０１を発生する。水平位置設
定電圧信号６００には、水平位置を決定する偏向補正波
形が入力される。例えば図１３（Ａ）のように垂直同期
信号周期のノコギリ波信号ｂを供給すると、垂直同期信
号周期で、比較する電圧値が変化するため、出力される
パルスの位置が垂直同期信号周期で変化し、画面上、図
１３（Ｂ）のように平行四辺形補正がかかる。また図１
４（Ａ）に示すような垂直同期信号周期のパラボラ波信
号Ｃを供給すると、図１４（Ｂ）のようなサイドピンバ
ランス補正がかかる。
【００３２】コンパレータ回路６の出力は、ＲＳフリッ
プフロップ８のセット入力に入力される。また、コンパ
レータ回路７の出力は、ＲＳフリップフロップ８のリセ
ット入力に入力される。このため、ＲＳフリップフロッ
プ８の出力にはコンパレータ回路６およびコンパレータ
回路７の出力信号の各々の立上がりエッジ時点を立上が
り時点と立下がり時点とする水平走査パルス信号８０１
が出力される。このパルス幅は、２つのノコギリ波信号
４０１及び５０１を水平位置設定電圧信号の電圧値と比
較した出力パルス信号の立ち上がり位置で決定されるた
め、第１の水平位置基準パルス発生回路２の出力信号２
０１と第２の水平位置基準パルス発生回路３の出力信号
３０１の立上がり時点の差で決定される。このため、水
平走査パルス信号８０１のパルス幅は基準クロック信号
１０１の１周期分の誤差精度で調整することができる。
【００３３】次に本発明の第２の実施の形態について図
面を参照して説明する。
【００３４】図８は、第２の実施の形態の構成例を示す
ブロック図であり、図９は、各部信号のタイミングチャ
ートである。
【００３５】図８を参照すると、コンパレータ回路６と
ＲＳフリップフロップ８の間、およびコンパレータ回路
７とＲＳフリップフロップ８の間に、エッジ検出回路２
３と２４が設けられている。マルチスキャン型ディスプ
レイでは、多種の水平同期周波数が入力される。このた
め、水平同期周波数が高くなった場合には、コンパレー
タ回路６の出力とコンパレータ回路７の出力が重なって
しまう。このため、コンパレータ回路６，７の各々の出
力信号の立上がりエッジを検出し、それをＲＳフリップ
フロップ８のセット入力とリセット入力とに入力するこ
とにより、高い水平周波数にも対応できるようにしてい
る。
【００３６】
【発明の効果】以上のように、本発明の水平走査パルス
信号制御回路は、パルス幅をデジタル回路により制御す
るようにしたので、ノコギリ波発生回路のキャパシタや
抵抗の各素子のバラツキの影響を直接受けることがなく
なり、安定したパルス幅の水平走査パルス信号を得るこ
とができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の水平走査パルス信
号制御回路のブロック図である。
【図２】図１の水平走査パルス信号制御回路の各部の信
号のタイミング・チャートである。
【図３】図１の水平走査パルス信号制御回路の基準クロ
ック発生回路のブロック図である。
【図４】図１の水平走査パルス信号制御回路の第１及び
第２の水平位置基準パルス発生回路のブロック図であ
る。
【図５】図４の水平位置基準パルス発生回路の各部の信
号のタイミング・チャートである。
【図６】図１の水平走査パルス信号制御回路のノコギリ
波発生回路のブロック図である。
【図７】図６のノコギリ波発生回路の各部の信号のタイ
ミング・チャートである。
【図８】本発明の第２の実施の形態の水平走査パルス信
号制御回路のブロック図である。
【図９】図８の水平走査パルス信号制御回路の各部の信
号のタイミング・チャートである。
【図１０】従来の水平走査パルス信号制御回路のブロッ
ク図である。
【図１１】図１０の水平走査パルス信号制御回路の各部
の信号のタイミング・チャートである。
【図１２】水平走査信号駆動回路のブロック図である。
【図１３】図１及び図８の水平位置設定電圧波形の一例
である。
【図１４】図１及び図８の水平位置設定電圧波形の他の
例である。
【符号の説明】
１ 基準クロック発生回路 ２ 第１の水平位置基準パルス発生回路 ３ 第２の水平位置基準パルス発生回路 ４ 第１のノコギリ波発生回路 ５ 第２のノコギリ波発生回路 ６ 第１のコンパレータ回路 ７ 第２のコンパレータ回路 ８ ＲＳフリップフロップ ９ 位相比較器 １０ 分周器 １１ 電圧制御型発振器 １２ 第１のＤフリップフロップ １３ 第２のＤフリップフロップ １４ ＮＡＮＤ回路 １５ カウンタ回路 １６ デコーダ回路 １７ 第３のＤフリップフロップ １８ ＲＳフリップフロップ １９ Ｎチャネル・トランジスタ ２０ キャパシタ ２１ 定電流源 ２２ コンパレータ回路 ２３ 第１のエッジ検出回路 ２４ 第２のエッジ検出回路 ２５ 水平位置調整用遅延回路 ２６ ノコギリ波発生回路 ２７ コンパレータ回路 ２８ ＡＮＤ回路 ２９ 増幅回路 ３０ ＮＰＮトランジスタ ３１ ダイオード ３２ キャパシタ ３３ 偏向コイル ３４ フライバック・トランス
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｎ 3/23 Ｈ０３Ｌ 7/06 Ｚ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 外部から入力される水平同期信号に同期
    した基準クロック信号を発生する基準クロック発生回路
    と、前記水平同期信号と前記基準クロック信号により位
    相を制御される第１及び第２の水平位置基準パルス発生
    回路と、前記第１及び第２の水平基準位置パルス発生回
    路から出力されるそれぞれの水平位置基準パルス信号か
    らそれぞれのノコギリ波を発生する第１及び第２のノコ
    ギリ波発生回路と、外部から入力される水平位置設定電
    圧と前記第１及び第２のノコギリ波発生回路から出力さ
    れるそれぞれのノコギリ波とを比較する第１及び第２の
    コンパレータ回路と、前記第１のコンパレータ回路の出
    力信号をセット入力、前記第２のコンパレータ回路の出
    力信号をリセット入力とするＲＳフリップフロップ回路
    とを備え、前記ＲＳフリップフロップ回路の出力信号を
    水平走査パルス信号としたことを特徴とする水平走査パ
    ルス信号制御回路。
  2. 【請求項２】 外部から入力される水平同期信号に同期
    した基準クロック信号を発生する基準クロック発生回路
    と、前記水平同期信号と前記基準クロック信号により位
    相を制御される第１及び第２の水平位置基準パルス発生
    回路と、前記第１及び第２の水平基準位置パルス発生回
    路から出力されるそれぞれの水平位置基準パルス信号か
    らそれぞれのノコギリ波を発生する第１及び第２のノコ
    ギリ波発生回路と、外部から入力される水平位置設定電
    圧と前記第１及び第２のノコギリ波発生回路から出力さ
    れるそれぞれのノコギリ波とを比較する第１及び第２の
    コンパレータ回路と、前記第１及び第２のコンパレータ
    回路のそれぞれの出力信号の立ち上がりエッジを検出す
    る第１及び第２のエッジ検出回路と、前記第１のエッジ
    検出回路の出力信号をセット入力、前記第２のエッジ検
    出回路の出力信号をリセット入力とするＲＳフリップフ
    ロップ回路とを備え、前記ＲＳフリップフロップ回路の
    出力信号を水平走査パルス信号としたことを特徴とする
    水平走査パルス信号制御回路。
  3. 【請求項３】 前記基準クロック発生回路が、前記水平
    同期信号を一方の入力、前記基準クロック信号出力を分
    周した信号を他方の入力として位相比較する位相比較器
    と、前記位相比較器の出力信号により発振周波数が制御
    され、前記基準クロック信号を出力する電圧制御型発振
    器と、前記電圧制御型発振器の基準クロック信号出力を
    分周する分周器とを備え、前記分周器の出力を前記位相
    比較器の他方の入力としたことを特徴とする請求項１記
    載の水平走査パルス信号制御回路。
  4. 【請求項４】 前記第１及び第２の水平位置基準パルス
    発生回路が、前記水平同期信号をデータ入力、前記基準
    クロック信号をクロック入力とする第１のＤフリップフ
    ロップと、前記ＤフリップフロップのＱ出力をデータ入
    力、前記基準クロック信号をクロック入力とする第２の
    Ｄフリップフロップと、前記第１のＤフリップフロップ
    のＱ出力と前記第２のＱの否定出力との否定論理積をと
    るＮＡＮＤ回路と、前記ＮＡＮＤ回路出力をリセットの
    否定入力、前記基準クロック信号を計数クロック入力と
    するカウンタと、前記カウンタのカウント出力を一方の
    入力、前記水平基準パルス信号の位置を決めるために外
    部から与える水平基準パルス位置設定値入力を他方の入
    力として、前記の２つの値を比較して一致したときにパ
    ルス信号を出力するデコーダ回路と、前記デコーダ回路
    のパルス信号出力をデータ入力、前記基準クロック信号
    をクロック入力とする第３のＤフリップフロップとを備
    え、前記第３のＤフリップフロップのＱ出力を水平位置
    基準パルス信号としたことを特徴とする請求項１記載の
    水平走査パルス信号制御回路。
  5. 【請求項５】 前記ノコギリ波発生回路が、前記基準パ
    ルス信号をセット入力とするＲＳフリップフロップと、
    前記ＲＳフリップフロップのＱの否定出力信号をゲート
    入力信号とし、ドレイン端子を接地した第１のＮチャネ
    ル・トランジスタと、一方が定電流源に接続されたカレ
    ント・ミラー回路と、前記カレント・ミラー回路の他方
    は前記第１のＮチャネル・トランジスタのソース端子
    と、一方を接地したキャパシタの他の端子とに接続する
    とともに前記ノコギリ波信号出力とし、前記ノコギリ波
    信号を一方の入力、外部から与える基準電圧を他方の入
    力として比較するコンパレータ回路と、前記コンパレー
    タ回路の出力信号を前記ＲＳフリップフロップのリセッ
    ト入力としたことを特徴とする請求項１記載の水平走査
    パルス信号制御回路。
  6. 【請求項６】 前記基準クロック発生回路が、前記水平
    同期信号を一方の入力、前記基準クロック信号出力を分
    周した信号を他方の入力として位相比較する位相比較器
    と、前記位相比較器の出力信号により発振周波数が制御
    され、前記基準クロック信号を出力する電圧制御型発振
    器と、前記電圧制御型発振器の基準クロック信号出力を
    分周する分周器とを備え、前記分周器の出力を前記位相
    比較器の他方の入力としたことを特徴とする請求項２記
    載の水平走査パルス信号制御回路。
  7. 【請求項７】 前記第１及び第２の水平位置基準パルス
    発生回路が、前記水平同期信号をデータ入力、前記基準
    クロック信号をクロック入力とする第１のＤフリップフ
    ロップと、前記ＤフリップフロップのＱ出力をデータ入
    力、前記基準クロック信号をクロック入力とする第２の
    Ｄフリップフロップと、前記第１のＤフリップフロップ
    のＱ出力と前記第２のＱの否定出力との否定論理積をと
    るＮＡＮＤ回路と、前記ＮＡＮＤ回路出力をリセットの
    否定入力、前記基準クロック信号を計数クロック入力と
    するカウンタと、前記カウンタのカウント出力を一方の
    入力、前記水平基準パルス信号の位置を決めるために外
    部から与える水平基準パルス位置設定値入力を他方の入
    力として、前記の２つの値を比較して一致したときにパ
    ルス信号を出力するデコーダ回路と、前記デコーダ回路
    のパルス信号出力をデータ入力、前記基準クロック信号
    をクロック入力とする第３のＤフリップフロップとを備
    え、前記第３のＤフリップフロップのＱ出力を水平位置
    基準パルス信号としたことを特徴とする請求項２記載の
    水平走査パルス信号制御回路。
  8. 【請求項８】 前記ノコギリ波発生回路が、前記基準パ
    ルス信号をセット入力とするＲＳフリップフロップと、
    前記ＲＳフリップフロップのＱの否定出力信号をゲート
    入力信号とし、ドレイン端子を接地した第１のＮチャネ
    ル・トランジスタと、一方が定電流源に接続されたカレ
    ント・ミラー回路と、前記カレント・ミラー回路の他方
    は前記第１のＮチャネル・トランジスタのソース端子
    と、一方を接地したキャパシタの他の端子とに接続する
    とともに前記ノコギリ波信号出力とし、前記ノコギリ波
    信号を一方の入力、外部から与える基準電圧を他方の入
    力として比較するコンパレータ回路と、前記コンパレー
    タ回路の出力信号を前記ＲＳフリップフロップのリセッ
    ト入力としたことを特徴とする請求項２記載の水平走査
    パルス信号制御回路。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4808883B2 (ja) * 1999-10-12 2011-11-02 テラダイン・インコーポレーテッド デューティ・サイクル制御による低ジッタ・フェーズロック・ループ
JP2015142249A (ja) * 2014-01-29 2015-08-03 日本電信電話株式会社 発振器

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000244767A (ja) * 1999-02-19 2000-09-08 Matsushita Electric Ind Co Ltd 水平ドライブパルスの位相制御装置
JP3573661B2 (ja) * 1999-06-24 2004-10-06 Ｎｅｃエレクトロニクス株式会社 クロック信号制御方法及び回路とこれを用いたデータ伝送装置
US6889319B1 (en) * 1999-12-09 2005-05-03 Intel Corporation Method and apparatus for entering and exiting multiple threads within a multithreaded processor
KR100338331B1 (ko) * 2000-09-01 2002-05-30 구자홍 영상 표시 기기의 수평 위치 조정 장치 및 방법
US20040155839A1 (en) * 2003-01-27 2004-08-12 Lg Electronics Inc. Scan driving apparatus and method of field emission display device
TWI463865B (zh) * 2007-11-23 2014-12-01 Mstar Semiconductor Inc 多切割之水平同步訊號之產生裝置及方法
EP2388915B1 (en) * 2010-05-21 2013-08-14 Nxp B.V. Sawtooth oscillator

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55166391A (en) * 1979-06-14 1980-12-25 Sony Corp Television picture receiver
US6005634A (en) * 1996-07-24 1999-12-21 Motorola, Inc. Method and apparatus for controlling the display of a video image

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4808883B2 (ja) * 1999-10-12 2011-11-02 テラダイン・インコーポレーテッド デューティ・サイクル制御による低ジッタ・フェーズロック・ループ
JP2015142249A (ja) * 2014-01-29 2015-08-03 日本電信電話株式会社 発振器

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