JP3278625B2 - 水平発振周波数の自動調整回路 - Google Patents
水平発振周波数の自動調整回路Info
- Publication number
- JP3278625B2 JP3278625B2 JP01144899A JP1144899A JP3278625B2 JP 3278625 B2 JP3278625 B2 JP 3278625B2 JP 01144899 A JP01144899 A JP 01144899A JP 1144899 A JP1144899 A JP 1144899A JP 3278625 B2 JP3278625 B2 JP 3278625B2
- Authority
- JP
- Japan
- Prior art keywords
- horizontal
- oscillation
- circuit
- frequency
- reference clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronizing For Television (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、基準クロックを用
いて水平同期周波数をカウントし水平同期信号と水平発
振器の発振周波数を自動追従させるマルチスキャンタイ
プのディスプレイ装置に用いる水平発振周波数の自動調
整回路に関するものである。
いて水平同期周波数をカウントし水平同期信号と水平発
振器の発振周波数を自動追従させるマルチスキャンタイ
プのディスプレイ装置に用いる水平発振周波数の自動調
整回路に関するものである。
【０００２】
【従来の技術】近年では、様々な入力信号に対して同期
が取れるマルチスキャンタイプのディスプレイ装置が一
般的となっており、年々、水平同期信号の入力周波数範
囲が広くなってきている。
が取れるマルチスキャンタイプのディスプレイ装置が一
般的となっており、年々、水平同期信号の入力周波数範
囲が広くなってきている。
【０００３】しかしながら、広範囲の入力周波数に自動
追従させるには、水平発振回路で発生するバラツキを補
正するため、工場でのフリーラン調整が不可欠である。
追従させるには、水平発振回路で発生するバラツキを補
正するため、工場でのフリーラン調整が不可欠である。
【０００４】図１０は、従来例に係る水平発振周波数の
自動調整回路を示す構成図、図１１は、従来例における
タイミングチャートである。
自動調整回路を示す構成図、図１１は、従来例における
タイミングチャートである。
【０００５】図１０及び図１１を用いて従来技術の動作
説明をする。従来技術においては、基準クロック発生回
路８は、水晶やセラロックなどの発振子３６を用いて発
振させており、基準クロック発生回路８からの出力を分
周器９で分周して一定幅（例えば２５ｍＳＥＣ）の基準
パルス１０を発生させ、Ｈｉｇｈレベルの期間内（図１
１における斜線部分）での水平同期信号１のカウント数
をカウンター１３でカウントしている。
説明をする。従来技術においては、基準クロック発生回
路８は、水晶やセラロックなどの発振子３６を用いて発
振させており、基準クロック発生回路８からの出力を分
周器９で分周して一定幅（例えば２５ｍＳＥＣ）の基準
パルス１０を発生させ、Ｈｉｇｈレベルの期間内（図１
１における斜線部分）での水平同期信号１のカウント数
をカウンター１３でカウントしている。
【０００６】このとき、カウンター１３は、２５ｍＳＥ
Ｃ間隔の基準パルス１０をエッジ検出回路１１でエッジ
検出したエッジ検出信号１２に基づいてリセットされ
る。カウンター１３でカウントされた値が制御回路２０
を介してＤＡＣ１４に入力され、カウント数に応じたＦ
／Ｖ電圧１５を水平発振回路４に出力し、水平発振回路
４は、入力されたＦ／Ｖ電圧１５と抵抗Ｒ１及びコンデ
ンサＣ１とにより決定される周波数で発振する。
Ｃ間隔の基準パルス１０をエッジ検出回路１１でエッジ
検出したエッジ検出信号１２に基づいてリセットされ
る。カウンター１３でカウントされた値が制御回路２０
を介してＤＡＣ１４に入力され、カウント数に応じたＦ
／Ｖ電圧１５を水平発振回路４に出力し、水平発振回路
４は、入力されたＦ／Ｖ電圧１５と抵抗Ｒ１及びコンデ
ンサＣ１とにより決定される周波数で発振する。
【０００７】水平発振回路４からは、水平ドライブ出力
５が水平偏向コイル駆動回路６に入力され、ディスプレ
イの水平走査を行い、ＦｌｙＢａｃｋパルス７を発生す
る。
５が水平偏向コイル駆動回路６に入力され、ディスプレ
イの水平走査を行い、ＦｌｙＢａｃｋパルス７を発生す
る。
【０００８】ＡＦＣ回路２には、ＦｌｙＢａｃｋパルス
７と水平同期信号１が入力され、位相比較された位相比
較電流３を水平発振回路４に帰還することにより、水平
発振回路４の発振周波数を水平同期信号１と同期させ
る。
７と水平同期信号１が入力され、位相比較された位相比
較電流３を水平発振回路４に帰還することにより、水平
発振回路４の発振周波数を水平同期信号１と同期させ
る。
【０００９】その結果、水平発振器の発振周波数を水平
同期信号に自動追従させることができる。
同期信号に自動追従させることができる。
【００１０】従来例における基準クロック発振から水平
発振回路の発振周波数決定までの式は、以下のようにな
る。
発振回路の発振周波数決定までの式は、以下のようにな
る。
【００１１】 基準パルス幅＝分周比／基準クロック周波数＝１２５００／５００ＫＨｚ＝２ ５ｍSEC カウント数＝基準クロック分周後のパルス幅＊水平同期信号周波数 ＝２５ｍSEC＊２０ＫＨｚ＝５００カウント（水平同期信号周波数＝２０ＫＨｚ 時） ＝２５ｍSEC＊１００ＫＨｚ＝２５００カウント（水平同期信号周波数＝１００ ＫＨｚ時） Ｆ／Ｖ電圧＝カウント数／５００（係数） ＝５００カウント／５００＝１ｖ（水平同期信号周波数＝２０ＫＨｚ時） ＝２５００カウント／５００＝５ｖ（水平同期信号周波数＝１００ＫＨｚ時） 発振周波数＝Ｋ１＊Ｉ／ＣＶ＝ Ｋ１＊ＶFV／（Ｒ１＊Ｃ１＊Ｖ） ＝２０ＫＨｚ（Ｆ／Ｖ電圧＝ＶFV＝１ｖ時） ＝１００ＫＨｚ（Ｆ／Ｖ電圧＝ＶFV＝５ｖ時） （Ｒ１＝２ＫΩ、Ｖ＝３ｖ、Ｃ１＝２００ｐＦ、Ｋ１＝０．０２４
【００１２】以上の式をまとめると、 発振周波数＝ Ｋ１＊ＶFV／（Ｒ１＊Ｃ１＊Ｖ） ＝Ｋ１＊基準パルス幅＊水平同期信号周波数／（Ｒ１＊Ｃ１＊Ｖ＊５００） ＝Ｋ１＊水平同期信号周波数＊１２５００／（Ｒ１＊Ｃ１＊Ｖ＊５００＊基準ク ロック周波数） 式２ となる。
【００１３】以上の式をグラフ化したものが図１２であ
る。図１２において、水平同期信号１の周波数に比例し
てカウンター１３でカウントされる値も増加し、カウン
ト値に応じてＦ／Ｖ電圧も増加し、その結果、水平発振
回路３で発振される周波数も増加することを示してい
る。
る。図１２において、水平同期信号１の周波数に比例し
てカウンター１３でカウントされる値も増加し、カウン
ト値に応じてＦ／Ｖ電圧も増加し、その結果、水平発振
回路３で発振される周波数も増加することを示してい
る。
【００１４】
【発明が解決しようとする課題】水平発振回路４の発振
コンデンサＣ１を集積回路で構成する場合、コンデンサ
の膜厚が拡散条件に依存するため、発振コンデンサＣ１
のバラツキが±１５％と大きくなってしまい、次式のよ
うに発振周波数がばらついてしまう。
コンデンサＣ１を集積回路で構成する場合、コンデンサ
の膜厚が拡散条件に依存するため、発振コンデンサＣ１
のバラツキが±１５％と大きくなってしまい、次式のよ
うに発振周波数がばらついてしまう。
【００１５】発振コンデンサ＝−１５％時：発振コンデ
ンサＣ１＝２００ｐＦ＊０．８５、Ｆ／Ｖ電圧＝ＶFV＝
５ｖ時、ｆＨ＝１１７．６ＫＨｚ 発振コンデンサ＝＋１５％時：発振コンデンサＣ１＝２
００ｐＦ＊１．１５、Ｆ／Ｖ電圧＝ＶFV＝５ｖ時、ｆＨ
＝８６．９ＫＨｚ
ンサＣ１＝２００ｐＦ＊０．８５、Ｆ／Ｖ電圧＝ＶFV＝
５ｖ時、ｆＨ＝１１７．６ＫＨｚ 発振コンデンサ＝＋１５％時：発振コンデンサＣ１＝２
００ｐＦ＊１．１５、Ｆ／Ｖ電圧＝ＶFV＝５ｖ時、ｆＨ
＝８６．９ＫＨｚ
【００１６】その結果、Ｆ／Ｖ電圧対水平発振周波数特
性の傾きが図１３のように変化してしまう。
性の傾きが図１３のように変化してしまう。
【００１７】通常、±５％程度の多少の発振周波数の変
動は、ＡＦＣ回路２において位相比較されて同期できる
ようになっているが、上記のように発振周波数がずれて
しまうと、ＡＦＣ回路２の位相比較範囲を超えてしま
い、同期できなくなってしまうこととなる。その結果、
同期流れとなってしまい、画像が流れてしまう。
動は、ＡＦＣ回路２において位相比較されて同期できる
ようになっているが、上記のように発振周波数がずれて
しまうと、ＡＦＣ回路２の位相比較範囲を超えてしま
い、同期できなくなってしまうこととなる。その結果、
同期流れとなってしまい、画像が流れてしまう。
【００１８】ＡＦＣ回路２の位相比較範囲を広く設定す
れば、同期流れは発生しなくなるが、位相比較範囲を広
く取りすぎると、水平ジッタ特性が悪化する傾向にある
ため、あまり広くできなかった。
れば、同期流れは発生しなくなるが、位相比較範囲を広
く取りすぎると、水平ジッタ特性が悪化する傾向にある
ため、あまり広くできなかった。
【００１９】図１４は、カウント値のＬＳＢが変動する
原因を説明する図である。図１４のように、カウント値
のＬＳＢが変動すると、Ｆ／Ｖ電圧１５が変動して発振
周波数が変動してしまうため、画面ノイズが発生してし
まう。
原因を説明する図である。図１４のように、カウント値
のＬＳＢが変動すると、Ｆ／Ｖ電圧１５が変動して発振
周波数が変動してしまうため、画面ノイズが発生してし
まう。
【００２０】そのため、従来は、カウント値のＬＳＢに
変動が発生してもＤＡＣ１４にデータを送らないように
制御回路２０で制御する必要があった。
変動が発生してもＤＡＣ１４にデータを送らないように
制御回路２０で制御する必要があった。
【００２１】また、図１５は、他の従来術を示す構成
図、図１６は、タイミングチャートである。図１５及び
図１６を用いて従来例の動作説明をする。
図、図１６は、タイミングチャートである。図１５及び
図１６を用いて従来例の動作説明をする。
【００２２】図１５に示す従来例では、基準クロック発
生回路８は、水晶やセラロックなどの発振子を用いて発
振させており、基準クロック発生回路８からの出力をカ
ウンター１３のＣＫ側に入力し、水平同期信号１を分周
器９で分周して一水平期間の基準パルス１０を発生さ
せ、Ｈｉｇｈレベルの期間内（図１６における斜線部
分）での基準クロックのカウント数をカウンター１３で
カウントしている。
生回路８は、水晶やセラロックなどの発振子を用いて発
振させており、基準クロック発生回路８からの出力をカ
ウンター１３のＣＫ側に入力し、水平同期信号１を分周
器９で分周して一水平期間の基準パルス１０を発生さ
せ、Ｈｉｇｈレベルの期間内（図１６における斜線部
分）での基準クロックのカウント数をカウンター１３で
カウントしている。
【００２３】このとき、カウンター１３は、２５ｍSEC
間隔の基準パルス１０をエッジ検出したエッジ検出信号
１２でリセットされる。このカウンター１３でカウント
された後の動作は、図１０に示す従来例と同様である。
間隔の基準パルス１０をエッジ検出したエッジ検出信号
１２でリセットされる。このカウンター１３でカウント
された後の動作は、図１０に示す従来例と同様である。
【００２４】その結果、従来技術の問題点として、第１
に、各セット毎にフリーラン調整を実施する必要がある
ため、工場調整工数が増加し、セットの原価が増加して
しまう。
に、各セット毎にフリーラン調整を実施する必要がある
ため、工場調整工数が増加し、セットの原価が増加して
しまう。
【００２５】第２に、発振コンデンサを外付けにする場
合、温度変動が少ない高価なディスクリートコンデンサ
を使用することになりセットの原価が上がってしまう。
合、温度変動が少ない高価なディスクリートコンデンサ
を使用することになりセットの原価が上がってしまう。
【００２６】第３に、基準クロック発生回路用の水晶又
はセラロックなどの発振子を使用することになり、セッ
トの原価が上がってしまう。
はセラロックなどの発振子を使用することになり、セッ
トの原価が上がってしまう。
【００２７】第４に、マイコン等で水平同期信号をカウ
ントし、カウント値を変換してＤＡＣに送信していたた
め、プログラム工数が必要であった。
ントし、カウント値を変換してＤＡＣに送信していたた
め、プログラム工数が必要であった。
【００２８】第５に、水平同期信号と基準パルスが非同
期であるため、基準パルス内の水平同期信号数をカウン
トすると、カウント値のＬＳＢが変動してしまい、カウ
ント誤差が発生してしまう。等の問題があった。
期であるため、基準パルス内の水平同期信号数をカウン
トすると、カウント値のＬＳＢが変動してしまい、カウ
ント誤差が発生してしまう。等の問題があった。
【００２９】本発明の目的は、上述した問題点を解決す
る水平発振周波数の自動調整回路を提供することにあ
る。
る水平発振周波数の自動調整回路を提供することにあ
る。
【００３０】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る水平発振周波数の自動調整回路は、基
準クロックを分周して発生させた一定期間内に生起する
水平同期信号の数をカウントし、得られたカウント値を
ＤＡＣに入力し、前記カウント値を前記ＤＡＣにより変
換して得られたＦ／Ｖ電圧を水平発振回路に入力し発振
周波数を変化させることで水平発振回路の発振周波数を
水平同期信号に自動追従させるマルチスキャンタイプの
ディスプレイ装置に用いる水平発振周波数の自動調整回
路であって、前記基準クロックを発生する基準クロック
発生回路と、前記水平発振回路と、前記水平発振回路の
発振周波数を決める第1のコンデンサと、前記水平発振
回路で使用している酸化膜や窒化膜を誘電体とした第1
のコンデンサと同種類であって前記基準クロック発生回
路のクロック周波数を決める第2のコンデンサとを同一
集積回路上に構成することにより、水平発振回路の発振
周波数のばらつきを抑えると共に、発振周波数の温度変
動特性を改善したものである。
め、本発明に係る水平発振周波数の自動調整回路は、基
準クロックを分周して発生させた一定期間内に生起する
水平同期信号の数をカウントし、得られたカウント値を
ＤＡＣに入力し、前記カウント値を前記ＤＡＣにより変
換して得られたＦ／Ｖ電圧を水平発振回路に入力し発振
周波数を変化させることで水平発振回路の発振周波数を
水平同期信号に自動追従させるマルチスキャンタイプの
ディスプレイ装置に用いる水平発振周波数の自動調整回
路であって、前記基準クロックを発生する基準クロック
発生回路と、前記水平発振回路と、前記水平発振回路の
発振周波数を決める第1のコンデンサと、前記水平発振
回路で使用している酸化膜や窒化膜を誘電体とした第1
のコンデンサと同種類であって前記基準クロック発生回
路のクロック周波数を決める第2のコンデンサとを同一
集積回路上に構成することにより、水平発振回路の発振
周波数のばらつきを抑えると共に、発振周波数の温度変
動特性を改善したものである。
【００３１】また、前記水平発振回路の発振振幅を規定
する信号を前記基準クロック発生回路に供給し、前記基
準クロックの発振振幅を前記水平発振回路の発振振幅と
同じ振幅にすることにより、前記基準クロックの発振振
幅と前記水平発振回路の発振振幅のバラツキに起因する
水平発振回路の発振周波数のバラツキを抑制したもので
ある。
する信号を前記基準クロック発生回路に供給し、前記基
準クロックの発振振幅を前記水平発振回路の発振振幅と
同じ振幅にすることにより、前記基準クロックの発振振
幅と前記水平発振回路の発振振幅のバラツキに起因する
水平発振回路の発振周波数のバラツキを抑制したもので
ある。
【００３２】また、前記水平同期信号と同期して入力さ
れる垂直同期信号を分周した信号で前記基準クロック発
生回路をリセットすることにより、前記基準クロックと
水平同期信号を同期させ、カウント値のＬＳＢのカウン
ト誤差を低減したものである。
れる垂直同期信号を分周した信号で前記基準クロック発
生回路をリセットすることにより、前記基準クロックと
水平同期信号を同期させ、カウント値のＬＳＢのカウン
ト誤差を低減したものである。
【００３３】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００３４】本発明は基本的構成として、基準クロック
を用いて水平同期周波数をカウントし水平同期信号と水
平発振器の発振周波数を自動追従させるマルチスキャン
タイプのディスプレイ装置において、水平発振回路で使
用しているコンデンサと同種類のコンデンサを使用し、
基準クロックを発生させることにより、水平発振回路の
発振周波数のバラツキを抑えると共に、発振周波数の温
度変動の追従性を改善したことを特徴とするものであ
る。
を用いて水平同期周波数をカウントし水平同期信号と水
平発振器の発振周波数を自動追従させるマルチスキャン
タイプのディスプレイ装置において、水平発振回路で使
用しているコンデンサと同種類のコンデンサを使用し、
基準クロックを発生させることにより、水平発振回路の
発振周波数のバラツキを抑えると共に、発振周波数の温
度変動の追従性を改善したことを特徴とするものであ
る。
【００３５】集積回路内ではそれぞれのコンデンサ、抵
抗等の間の相対精度が良いため、基準クロックの発振周
波数と水平発振回路の発振周波数の追従性が良いことを
利用し、本発明では図１における水平発振回路４で使用
しているコンデンサＣ１と同種類のコンデンサＣ２を使
用して基準クロックを発生させることにより、水平発振
回路４の発振周波数のバラツキ要因であるコンデンサの
バラツキ及び温度特性をキャンセルし、水平発振回路の
発振周波数のバラツキを低減すると共に、発振周波数の
温度変動の追従性を改善する。
抗等の間の相対精度が良いため、基準クロックの発振周
波数と水平発振回路の発振周波数の追従性が良いことを
利用し、本発明では図１における水平発振回路４で使用
しているコンデンサＣ１と同種類のコンデンサＣ２を使
用して基準クロックを発生させることにより、水平発振
回路４の発振周波数のバラツキ要因であるコンデンサの
バラツキ及び温度特性をキャンセルし、水平発振回路の
発振周波数のバラツキを低減すると共に、発振周波数の
温度変動の追従性を改善する。
【００３６】また、本発明では、図１における発振振幅
バイアス１９を使用して基準クロックの発振振幅を水平
発振回路４の発振振幅と共有することにより、水平発振
回路４の発振周波数のバラツキ要因である発振振幅のバ
ラツキ及び温度特性をキャンセルすることができ、水平
発振回路４の発振周波数のバラツキを低減すると共に発
振周波数の温度変動の追従性を改善する。
バイアス１９を使用して基準クロックの発振振幅を水平
発振回路４の発振振幅と共有することにより、水平発振
回路４の発振周波数のバラツキ要因である発振振幅のバ
ラツキ及び温度特性をキャンセルすることができ、水平
発振回路４の発振周波数のバラツキを低減すると共に発
振周波数の温度変動の追従性を改善する。
【００３７】したがって、水平発振回路４のコンデンサ
や発振振幅がばらついた場合やコンデンサや発振振幅に
温度変動が発生しても、水平発振回路４の発振周波数を
一定に保つことができる。
や発振振幅がばらついた場合やコンデンサや発振振幅に
温度変動が発生しても、水平発振回路４の発振周波数を
一定に保つことができる。
【００３８】また、本発明では、図１における水平同期
信号１と同期している垂直同期信号１６を分周したリセ
ット信号１８で、基準クロック発生回路８をリセットし
て基準クロックと水平同期信号１を同期させることによ
り、基準パルス１０内の水平同期信号１をカウントした
カウント値のＬＳＢのカウント誤差を低減させることを
特徴とするものである。
信号１と同期している垂直同期信号１６を分周したリセ
ット信号１８で、基準クロック発生回路８をリセットし
て基準クロックと水平同期信号１を同期させることによ
り、基準パルス１０内の水平同期信号１をカウントした
カウント値のＬＳＢのカウント誤差を低減させることを
特徴とするものである。
【００３９】次に、本発明の具体例を実施形態として説
明する。
明する。
【００４０】（実施形態１）図１は、本発明の実施形態
１に係る水平発振周波数の自動調整回路を示す構成図、
図２は、本発明の実施形態１に係る水平発振周波数の自
動調整回路におけるタイミングチャートである。
１に係る水平発振周波数の自動調整回路を示す構成図、
図２は、本発明の実施形態１に係る水平発振周波数の自
動調整回路におけるタイミングチャートである。
【００４１】図１に示す本発明の実施形態１に係る水平
発振周波数の自動調整回路は、基準クロック発生回路８
と、分周器９及び１７と、エッジ検出回路１１と、カウ
ンター１３と、ＤＡＣ１４と、水平発振回路４と、ＡＦ
Ｃ回路２と、水平偏向コイル駆動回路６とを有してい
る。
発振周波数の自動調整回路は、基準クロック発生回路８
と、分周器９及び１７と、エッジ検出回路１１と、カウ
ンター１３と、ＤＡＣ１４と、水平発振回路４と、ＡＦ
Ｃ回路２と、水平偏向コイル駆動回路６とを有してい
る。
【００４２】分周器１７は、垂直同期信号１６を分周し
てリセット信号１８を出力するようになっている。垂直
同期信号１６は、水平同期信号１と同期している。
てリセット信号１８を出力するようになっている。垂直
同期信号１６は、水平同期信号１と同期している。
【００４３】基準クロック発生回路８は、分周器１７で
分周されたリセット信号１８に基づいてリセットされ、
基準クロック発生回路８は、水平発振回路４と同じ発振
振幅バイアス１９と基準クロック発振コンデンサーＣ２
とにより基準クロックを発振するようになっている。
分周されたリセット信号１８に基づいてリセットされ、
基準クロック発生回路８は、水平発振回路４と同じ発振
振幅バイアス１９と基準クロック発振コンデンサーＣ２
とにより基準クロックを発振するようになっている。
【００４４】分周器９は、基準クロック発生回路８から
の基準クロックを分周して基準パルス１０を発生するよ
うになっている。
の基準クロックを分周して基準パルス１０を発生するよ
うになっている。
【００４５】エッジ検出回路１１は、分周器９から出力
される基準パルス１０を入力としてエッジを検出するよ
うになっている。
される基準パルス１０を入力としてエッジを検出するよ
うになっている。
【００４６】カウンター１３は、Ｄａｔａ端子に分周器
９からの基準パルス１０が入力し、ＣＫ端子に水平同期
信号１が入力し、リセット（Ｒ）端子にエッジ検出回路
１１からのエッジ検出信号１２が入力され、基準パルス
１０のＨｉｇｈレベル期間での水平同期信号１をカウン
トするようになっている。
９からの基準パルス１０が入力し、ＣＫ端子に水平同期
信号１が入力し、リセット（Ｒ）端子にエッジ検出回路
１１からのエッジ検出信号１２が入力され、基準パルス
１０のＨｉｇｈレベル期間での水平同期信号１をカウン
トするようになっている。
【００４７】ＤＡＣ１４は、カウンター１３でカウント
された値が入力され、カウント数に応じたＦ／Ｖ電圧１
５を水平発振回路４に出力するようになっている。
された値が入力され、カウント数に応じたＦ／Ｖ電圧１
５を水平発振回路４に出力するようになっている。
【００４８】水平発振回路４は、ＤＡＣ１４から出力さ
れたＦ／Ｖ電圧１５とＦ／Ｖ抵抗Ｒ１及び水平発振コン
デンサＣ１とにより決定される周波数で発振するように
なっている。
れたＦ／Ｖ電圧１５とＦ／Ｖ抵抗Ｒ１及び水平発振コン
デンサＣ１とにより決定される周波数で発振するように
なっている。
【００４９】水平偏向コイル駆動回路６は、水平発振回
路４からの水平ドライブ出力５が入力され、ディスプレ
イの水平走査を行い、ＦｌｙＢａｃｋパルス７を発生す
るようになっている。
路４からの水平ドライブ出力５が入力され、ディスプレ
イの水平走査を行い、ＦｌｙＢａｃｋパルス７を発生す
るようになっている。
【００５０】ＡＦＣ回路２は、ＦｌｙＢａｃｋパルス７
と水平同期信号１が入力され、位相比較された位相比較
電流３を水平発振回路４に帰還することにより、水平発
振回路４の発振周波数を水平同期信号１と同期させるよ
うになっている。
と水平同期信号１が入力され、位相比較された位相比較
電流３を水平発振回路４に帰還することにより、水平発
振回路４の発振周波数を水平同期信号１と同期させるよ
うになっている。
【００５１】次に、本発明の実施形態１に係る水平発振
周波数の自動調整回路の動作を図１及び図２に基づいて
説明する。
周波数の自動調整回路の動作を図１及び図２に基づいて
説明する。
【００５２】基準クロック発生回路８は、水平同期信号
１と同期している垂直同期信号１６を分周器１７で分周
したリセット信号１８に基づいて図２のようにリセット
され、水平発振回路４と同じ発振振幅バイアス１９とコ
ンデンサＣ２とによりリセット信号１８がＬｏｗレベル
期間のみ基準クロックを発振する。
１と同期している垂直同期信号１６を分周器１７で分周
したリセット信号１８に基づいて図２のようにリセット
され、水平発振回路４と同じ発振振幅バイアス１９とコ
ンデンサＣ２とによりリセット信号１８がＬｏｗレベル
期間のみ基準クロックを発振する。
【００５３】基準クロック発生回路８から発振された基
準クロックは分周器９で分周され、基準パルス１０とし
て一定幅のパルスを発生し、エッジ検出回路１１とカウ
ンター１３のＤａｔａ端子に入力される。
準クロックは分周器９で分周され、基準パルス１０とし
て一定幅のパルスを発生し、エッジ検出回路１１とカウ
ンター１３のＤａｔａ端子に入力される。
【００５４】カウンター１３のＣＫ端子には、水平同期
信号１が入力され、基準パルス１０のＨｉｇｈレベル期
間での水平同期信号１をカウントし、図２のようにエッ
ジ検出回路１１からのエッジ検出信号１２に基づいてリ
セットされる。
信号１が入力され、基準パルス１０のＨｉｇｈレベル期
間での水平同期信号１をカウントし、図２のようにエッ
ジ検出回路１１からのエッジ検出信号１２に基づいてリ
セットされる。
【００５５】カウンター１３でカウントされた値はＤＡ
Ｃ１４に入力し、ＤＡＣ１４は、カウント数に応じたＦ
／Ｖ電圧１５を水平発振回路４に出力し、水平発振回路
４は入力されたＦ／Ｖ電圧１５と抵抗Ｒ１及びコンデン
サＣ１で決定される周波数で発振する。
Ｃ１４に入力し、ＤＡＣ１４は、カウント数に応じたＦ
／Ｖ電圧１５を水平発振回路４に出力し、水平発振回路
４は入力されたＦ／Ｖ電圧１５と抵抗Ｒ１及びコンデン
サＣ１で決定される周波数で発振する。
【００５６】水平発振回路４からは水平ドライブ出力５
が水平偏向コイル駆動回路６に入力され、ディスプレイ
の水平走査を行い、ＦｌｙＢａｃｋパルス７を発生す
る。
が水平偏向コイル駆動回路６に入力され、ディスプレイ
の水平走査を行い、ＦｌｙＢａｃｋパルス７を発生す
る。
【００５７】ＡＦＣ回路２には、ＦｌｙＢａｃｋパルス
７と水平同期信号１が入力され、位相比較された位相比
較電流３を水平発振回路４に帰還することにより、水平
発振回路４の発振周波数を水平同期信号１と同期させ
る。
７と水平同期信号１が入力され、位相比較された位相比
較電流３を水平発振回路４に帰還することにより、水平
発振回路４の発振周波数を水平同期信号１と同期させ
る。
【００５８】その結果、水平発振器の発振周波数を水平
同期信号に自動追従させることができる。
同期信号に自動追従させることができる。
【００５９】図３は、基準クロック発生回路８、水平発
振回路４の具体例を示す回路図である。
振回路４の具体例を示す回路図である。
【００６０】図３に示すように水平発振回路４は、ＤＡ
Ｃ１４から出力されたＦ／Ｖ電圧１５に応じたＦ／Ｖ電
流２１が水平発振コンデンサＣ１に充電され、水平発振
信号２４が発振振幅バイアス１９Ａに到達すると、コン
パレータ２６によりＳＲラッチ２７のＳｅｔ端子にＨｉ
ｇｈレベルが入力され、出力ＱがＨｉｇｈレベルにな
り、スイッチ（ＳＷ）２３をＯＮさせる。
Ｃ１４から出力されたＦ／Ｖ電圧１５に応じたＦ／Ｖ電
流２１が水平発振コンデンサＣ１に充電され、水平発振
信号２４が発振振幅バイアス１９Ａに到達すると、コン
パレータ２６によりＳＲラッチ２７のＳｅｔ端子にＨｉ
ｇｈレベルが入力され、出力ＱがＨｉｇｈレベルにな
り、スイッチ（ＳＷ）２３をＯＮさせる。
【００６１】その結果、Ｆ／Ｖ電流２２によりコンデン
サＣ１の電荷が放電され、水平発振信号が下降してい
く。
サＣ１の電荷が放電され、水平発振信号が下降してい
く。
【００６２】水平発振信号が発振振幅バイアス１９Ｂま
で放電されると、コンパレータ２５によりＳＲラッチ２
７のＲｅｓｅｔ端子にＨｉｇｈレベルが入力され、出力
ＱがＬｏｗになり、スイッチＳＷ２３をＯＦＦさせる。
で放電されると、コンパレータ２５によりＳＲラッチ２
７のＲｅｓｅｔ端子にＨｉｇｈレベルが入力され、出力
ＱがＬｏｗになり、スイッチＳＷ２３をＯＦＦさせる。
【００６３】以上の充放電動作が繰り返され、水平発振
信号は図３の水平発振波形に示されるような発振動作を
する。
信号は図３の水平発振波形に示されるような発振動作を
する。
【００６４】また基準クロック発生回路８は、定電流２
８，２９、コンパレータ３２，３３ラッチ３４、リセッ
トトランジスタ３５等から構成され、基準クロック発振
信号３１，リセット信号１８を用いて動作するようにな
っている。
８，２９、コンパレータ３２，３３ラッチ３４、リセッ
トトランジスタ３５等から構成され、基準クロック発振
信号３１，リセット信号１８を用いて動作するようにな
っている。
【００６５】基準クロック発生回路８においても、発振
振幅バイアス１９Ａと水平発振信号が発振振幅バイアス
１９Ｂの間でコンデンサＣ２の電荷が充放電され、図３
の基準クロック発振波形に示されるような発振動作をす
る。
振幅バイアス１９Ａと水平発振信号が発振振幅バイアス
１９Ｂの間でコンデンサＣ２の電荷が充放電され、図３
の基準クロック発振波形に示されるような発振動作をす
る。
【００６６】また、基準クロック発生回路８は、リセッ
ト信号１８がＨｉｇｈレベルの期間にリセットトランジ
スタ３５がＯＮすることにより、コンデンサＣ２の電荷
が放電され続けるため、発振動作が停止しリセットされ
る。
ト信号１８がＨｉｇｈレベルの期間にリセットトランジ
スタ３５がＯＮすることにより、コンデンサＣ２の電荷
が放電され続けるため、発振動作が停止しリセットされ
る。
【００６７】その後、リセット信号１８にＬｏｗレベル
の信号が入力されると、リセットトランジスタ３５はＯ
ＦＦするため、発振動作が再開する。
の信号が入力されると、リセットトランジスタ３５はＯ
ＦＦするため、発振動作が再開する。
【００６８】次に本発明の実施形態における効果につい
て説明する。
て説明する。
【００６９】実施例における基準クロック発振から水平
発振回路の発振周波数決定までの式は以下のようにな
る。
発振回路の発振周波数決定までの式は以下のようにな
る。
【００７０】 基準クロック周波数＝Ｋ２＊Ｉ／ＣＶ＝Ｋ２＊Ｉ／（ Ｃ２＊Ｖ）＝５００Ｋ Ｈｚ（Ｉ＝１００μＡ、Ｖ＝３ｖ、Ｃ２＝５０ｐＦ、Ｋ２＝０．７５） 基準パルス幅＝分周比／基準クロック周波数＝１２５００／５００ＫＨｚ＝２ ５ｍSEC カウント数＝基準パルス幅＊水平同期信号周波数 ＝２５ｍSEC＊２０ＫＨｚ＝５００カウント（水平同期信号周波数＝２０ＫＨｚ 時）＝２５ｍSEC＊１００ＫＨｚ＝２５００カウント（水平同期信号周波数＝１ ００ＫＨｚ時） Ｆ／Ｖ電圧＝カウント数／５００（係数） ＝５００カウント／５００＝１ｖ（水平同期信号周波数＝２０ＫＨｚ時） ＝２５００カウント／５００＝５ｖ（水平同期信号周波数＝１００ＫＨｚ時） 発振周波数＝Ｋ１＊Ｉ／ＣＶ＝ Ｋ１＊ＶFV／（Ｒ１＊Ｃ１＊Ｖ） ＝２０ＫＨｚ（Ｆ／Ｖ電圧＝ＶFV＝１ｖ時） ＝１００ＫＨｚ（Ｆ／Ｖ電圧＝ ＶFV＝５ｖ時） （Ｒ１＝２ＫΩ、Ｖ＝３ｖ、Ｃ１＝２００ｐＦ、Ｋ１＝０．０２４）
【００７１】以上の式をまとめると、 発振周波数＝Ｋ１＊ＶＦＶ／（Ｒ１＊Ｃ１＊Ｖ） ＝Ｋ１＊基準パルス幅＊水平同期信号周波数／（Ｒ１＊Ｃ１＊Ｖ＊５００） ＝Ｋ１＊水平同期信号周波数＊１２５００／（Ｒ１＊Ｃ１＊Ｖ＊５００＊基準ク ロック周波数） ＝Ｋ１＊水平同期信号周波数＊１２５００＊Ｃ２＊Ｖ／（Ｒ１＊Ｃ１＊Ｖ＊５０ ０＊Ｋ２＊Ｉ） 式１ （Ｒ１＝２ＫΩ、Ｉ＝１００μＡ、Ｖ＝３ｖ、Ｃ１＝２
００ｐＦ、Ｃ２＝５０ｐＦ、Ｋ１＝０．０２４、Ｋ２＝
０．７５）となる。
００ｐＦ、Ｃ２＝５０ｐＦ、Ｋ１＝０．０２４、Ｋ２＝
０．７５）となる。
【００７２】コンデンサＣ１、Ｃ２のバラツキをα、コ
ンデンサＣ１、Ｃ２の温度特性をβとすると、発振周波
数＝ Ｋ１＊水平同期信号周波数＊１２５００＊Ｃ２＊
（１＋α）＊（１＋β）＊Ｖ／（Ｒ１＊Ｃ１＊（１＋
α）＊（１＋β）＊Ｖ＊５００＊Ｋ２＊Ｉ）となり、コ
ンデンサＣ１とＣ２のバラツキ、温度特性がキャンセル
されることがわかる。
ンデンサＣ１、Ｃ２の温度特性をβとすると、発振周波
数＝ Ｋ１＊水平同期信号周波数＊１２５００＊Ｃ２＊
（１＋α）＊（１＋β）＊Ｖ／（Ｒ１＊Ｃ１＊（１＋
α）＊（１＋β）＊Ｖ＊５００＊Ｋ２＊Ｉ）となり、コ
ンデンサＣ１とＣ２のバラツキ、温度特性がキャンセル
されることがわかる。
【００７３】したがって、基準クロックの発振周波数と
水平発振回路の発振周波数の追従性（バラツキ、温度特
性）が良くなり、コンデンサがばらついた場合でも、水
平発振周波数が変動しなくなり、温度変動に対しても追
従性が良くなる。
水平発振回路の発振周波数の追従性（バラツキ、温度特
性）が良くなり、コンデンサがばらついた場合でも、水
平発振周波数が変動しなくなり、温度変動に対しても追
従性が良くなる。
【００７４】この関係を示したのが図５である。図５に
おいて、コンデンサのバラツキが０％の場合は、 基準クロック周波数＝０．７５＊１００μＡ／（５０ｐＦ＊３ｖ）＝５００Ｋ Ｈｚ 基準パルス幅＝１２５００／５００ＫＨｚ＝２５ｍSEC カウント数＝２５ｍSEC＊２０ＫＨｚ＝５００カウント（水平同期信号周波数 ＝２０ＫＨｚ時） ＝２５ｍSEC＊１００ＫＨｚ ＝２５００カウント（水平同期信号周波数＝１０ ０ＫＨｚ時） Ｆ／Ｖ電圧＝５００カウント／５００＝１ｖ（水平同期信号周波数＝２０ＫＨ ｚ時） ＝２５００カウント／５００＝５ｖ（水平同期信号周波数＝１００ＫＨｚ時） 発振周波数＝０．０２４＊１ｖ／（２ＫΩ＊２００ｐＦ＊３ｖ）＝２０ＫＨｚ （Ｆ／Ｖ電圧＝ＶFV＝１ｖ時） ＝０．０２４＊５ｖ／（２ＫΩ＊２００ｐＦ＊３ｖ）＝１００ＫＨｚ（Ｆ／Ｖ 電圧＝ＶFV＝５ｖ時）
おいて、コンデンサのバラツキが０％の場合は、 基準クロック周波数＝０．７５＊１００μＡ／（５０ｐＦ＊３ｖ）＝５００Ｋ Ｈｚ 基準パルス幅＝１２５００／５００ＫＨｚ＝２５ｍSEC カウント数＝２５ｍSEC＊２０ＫＨｚ＝５００カウント（水平同期信号周波数 ＝２０ＫＨｚ時） ＝２５ｍSEC＊１００ＫＨｚ ＝２５００カウント（水平同期信号周波数＝１０ ０ＫＨｚ時） Ｆ／Ｖ電圧＝５００カウント／５００＝１ｖ（水平同期信号周波数＝２０ＫＨ ｚ時） ＝２５００カウント／５００＝５ｖ（水平同期信号周波数＝１００ＫＨｚ時） 発振周波数＝０．０２４＊１ｖ／（２ＫΩ＊２００ｐＦ＊３ｖ）＝２０ＫＨｚ （Ｆ／Ｖ電圧＝ＶFV＝１ｖ時） ＝０．０２４＊５ｖ／（２ＫΩ＊２００ｐＦ＊３ｖ）＝１００ＫＨｚ（Ｆ／Ｖ 電圧＝ＶFV＝５ｖ時）
【００７５】コンデンサのバラツキが−１５％の場合
は、 基準クロック周波数＝０．７５＊１００μＡ／（５０ｐＦ＊０．８５＊３ｖ） ＝５８８．２ＫＨｚ 基準パルス幅＝１２５００／５８８．２ＫＨｚ＝２１．２５ｍSEC カウント数＝２１．２５ｍSEC＊２０ＫＨｚ＝４２５カウント（水平同期信号 周波数＝２０ＫＨｚ時） ＝２１．２５ｍSEC＊１００ＫＨｚ＝２１２５カウント（水平同期信号周波数 ＝１００ＫＨｚ時） Ｆ／Ｖ電圧＝４２５カウント／５００＝０．８５ｖ（水平同期信号周波数＝２ ０ＫＨｚ時） ＝２１２５カウント／５００＝４．２５ｖ（水平同期信号周波数＝１００ｋＨ ｚ時） 発振周波数＝０．０２４＊０．８５ｖ／（２ＫΩ＊２００ｐＦ＊０．８５＊３ ｖ）＝２０ＫＨｚ（Ｆ／Ｖ電圧＝ＶFV＝０．８５ｖ時） ＝０．０２４＊４．２５ｖ／（２ＫΩ＊２００ｐＦ＊０．８５＊３ｖ）＝１００ ＫＨｚ（Ｆ／Ｖ電圧＝ＶFV＝４．２５ｖ時）
は、 基準クロック周波数＝０．７５＊１００μＡ／（５０ｐＦ＊０．８５＊３ｖ） ＝５８８．２ＫＨｚ 基準パルス幅＝１２５００／５８８．２ＫＨｚ＝２１．２５ｍSEC カウント数＝２１．２５ｍSEC＊２０ＫＨｚ＝４２５カウント（水平同期信号 周波数＝２０ＫＨｚ時） ＝２１．２５ｍSEC＊１００ＫＨｚ＝２１２５カウント（水平同期信号周波数 ＝１００ＫＨｚ時） Ｆ／Ｖ電圧＝４２５カウント／５００＝０．８５ｖ（水平同期信号周波数＝２ ０ＫＨｚ時） ＝２１２５カウント／５００＝４．２５ｖ（水平同期信号周波数＝１００ｋＨ ｚ時） 発振周波数＝０．０２４＊０．８５ｖ／（２ＫΩ＊２００ｐＦ＊０．８５＊３ ｖ）＝２０ＫＨｚ（Ｆ／Ｖ電圧＝ＶFV＝０．８５ｖ時） ＝０．０２４＊４．２５ｖ／（２ＫΩ＊２００ｐＦ＊０．８５＊３ｖ）＝１００ ＫＨｚ（Ｆ／Ｖ電圧＝ＶFV＝４．２５ｖ時）
【００７６】コンデンサのバラツキが＋１５％の場合
は、 基準クロック周波数＝０．７５＊１００μＡ／（５０ｐＦ＊１．１５＊３ｖ） ＝４３４．８ＫＨｚ 基準パルス幅＝１２５００／４３４．８ＫＨｚ＝２８．７５ｍSEC カウント数＝２８．７５ｍSEC＊２０ＫＨｚ＝５７５カウント（水平同期信号 周波数＝２０ＫＨｚ時） ＝２８．７５ｍSEC＊１００ＫＨｚ ＝２８７５カウント（水平同期信号周波数 ＝１００ＫＨｚ時） Ｆ／Ｖ電圧＝５７５カウント／５００＝１．１５ｖ（水平同期信号周波数＝２ ０ＫＨｚ時） ＝２８７５カウント／５００＝５．７５ｖ（水平同期信号周波数＝１００ＫＨ ｚ時） 発振周波数＝０．０２４＊１．１５ｖ／（２ＫΩ＊２００ｐＦ＊１．１５＊３ ｖ）＝２０ＫＨｚ（Ｆ／Ｖ電圧＝ＶFV＝１．１５ｖ時） ＝０．０２４＊５．７５ｖ／（２ＫΩ＊２００ｐＦ＊１．１５＊３ｖ）＝１００ ＫＨｚ（Ｆ／Ｖ電圧＝ＶFV＝５．７５ｖ時） となり、コンデンサが±１５％ばらついた場合でも、水
平発振回路の発振周波数は一定になる。
は、 基準クロック周波数＝０．７５＊１００μＡ／（５０ｐＦ＊１．１５＊３ｖ） ＝４３４．８ＫＨｚ 基準パルス幅＝１２５００／４３４．８ＫＨｚ＝２８．７５ｍSEC カウント数＝２８．７５ｍSEC＊２０ＫＨｚ＝５７５カウント（水平同期信号 周波数＝２０ＫＨｚ時） ＝２８．７５ｍSEC＊１００ＫＨｚ ＝２８７５カウント（水平同期信号周波数 ＝１００ＫＨｚ時） Ｆ／Ｖ電圧＝５７５カウント／５００＝１．１５ｖ（水平同期信号周波数＝２ ０ＫＨｚ時） ＝２８７５カウント／５００＝５．７５ｖ（水平同期信号周波数＝１００ＫＨ ｚ時） 発振周波数＝０．０２４＊１．１５ｖ／（２ＫΩ＊２００ｐＦ＊１．１５＊３ ｖ）＝２０ＫＨｚ（Ｆ／Ｖ電圧＝ＶFV＝１．１５ｖ時） ＝０．０２４＊５．７５ｖ／（２ＫΩ＊２００ｐＦ＊１．１５＊３ｖ）＝１００ ＫＨｚ（Ｆ／Ｖ電圧＝ＶFV＝５．７５ｖ時） となり、コンデンサが±１５％ばらついた場合でも、水
平発振回路の発振周波数は一定になる。
【００７７】また、基準クロックの発振振幅を水平発振
回路の発振振幅と共有することにより、水平発振回路の
発振周波数のバラツキ要因である発振振幅のバラツキが
キャンセルされる原理も同様である。
回路の発振振幅と共有することにより、水平発振回路の
発振周波数のバラツキ要因である発振振幅のバラツキが
キャンセルされる原理も同様である。
【００７８】図４は、マルチスキャンタイプのディスプ
レイ装置において、水平同期信号１の周波数が３０ＫＨ
ｚから１００ＫＨｚに変動し、その後、３０ＫＨｚに再
度変動する場合の動作を示したものである。
レイ装置において、水平同期信号１の周波数が３０ＫＨ
ｚから１００ＫＨｚに変動し、その後、３０ＫＨｚに再
度変動する場合の動作を示したものである。
【００７９】図４において、発振周波数が徐々に変化す
るのは、瞬時に周波数が変化することにより水平偏向コ
イル駆動回路が破壊するのを防止するため、水平発振回
路の応答を遅くさせているためである。
るのは、瞬時に周波数が変化することにより水平偏向コ
イル駆動回路が破壊するのを防止するため、水平発振回
路の応答を遅くさせているためである。
【００８０】基準クロック発生回路８は、内蔵コンデン
サで発振させるため、リセット解除後の応答も速くな
り、基準クロックを内蔵コンデンサで発振させるためリ
セットがかけることができる。
サで発振させるため、リセット解除後の応答も速くな
り、基準クロックを内蔵コンデンサで発振させるためリ
セットがかけることができる。
【００８１】したがって、水平同期信号と同期している
垂直同期信号を分周した信号で基準クロック発生回路を
リセットすることにより、図２のように基準クロックと
水平同期信号を同期させることができる。
垂直同期信号を分周した信号で基準クロック発生回路を
リセットすることにより、図２のように基準クロックと
水平同期信号を同期させることができる。
【００８２】その結果、基準パルス１０内の水平同期信
号１をカウントしたカウント値のＬＳＢのカウント誤差
を低減でき、カウント値のＬＳＢが変動してＦ／Ｖ電圧
１５が変動し発振周波数が変動することにより、画面ノ
イズを発生させることがなくなるため、従来設けていた
カウント値のＬＳＢに変動が発生しても、ＤＡＣ１４に
データを送らないようにしていた制御回路２０が不要に
なる。
号１をカウントしたカウント値のＬＳＢのカウント誤差
を低減でき、カウント値のＬＳＢが変動してＦ／Ｖ電圧
１５が変動し発振周波数が変動することにより、画面ノ
イズを発生させることがなくなるため、従来設けていた
カウント値のＬＳＢに変動が発生しても、ＤＡＣ１４に
データを送らないようにしていた制御回路２０が不要に
なる。
【００８３】また、マイコンでフリーラン調整を行う必
要がなくなるため、カウンター１３でカウントした値を
ダイレクトにＤＡＣ１４に送り、Ｆ／Ｖ電圧１５に変換
することができ、制御回路２０が要らなくなる。
要がなくなるため、カウンター１３でカウントした値を
ダイレクトにＤＡＣ１４に送り、Ｆ／Ｖ電圧１５に変換
することができ、制御回路２０が要らなくなる。
【００８４】通常、マルチスキャンタイプのディスプレ
イ装置で使用される水平周波数範囲は、３０ＫＨｚから
１００ＫＨｚであるため、基準パルス１０が２５ｍSEC
の場合、カウンター１３でカウントされるカウント値
は、７５０カウントから２５００カウントになる。
イ装置で使用される水平周波数範囲は、３０ＫＨｚから
１００ＫＨｚであるため、基準パルス１０が２５ｍSEC
の場合、カウンター１３でカウントされるカウント値
は、７５０カウントから２５００カウントになる。
【００８５】したがって、カウンター１３のビット（Ｂ
ｉｔ）数は１２Ｂｉｔ必要になり、１Step当たりの変化
量は、１／２５ｍSEC＝４０Ｈｚであるため、カウント
できる最大周波数は、４０Ｈｚ＊２１２＝４０Ｈｚ＊４
０９６＝１６３．８４ＫＨｚとなる。
ｉｔ）数は１２Ｂｉｔ必要になり、１Step当たりの変化
量は、１／２５ｍSEC＝４０Ｈｚであるため、カウント
できる最大周波数は、４０Ｈｚ＊２１２＝４０Ｈｚ＊４
０９６＝１６３．８４ＫＨｚとなる。
【００８６】一方、基準パルス１０が５ｍSECの場合、
カウンター１３でカウントされるカウント値は、３０Ｋ
Ｈｚ時が１５０カウント、１００ＫＨｚ時が５００カウ
ントにそれぞれなる。
カウンター１３でカウントされるカウント値は、３０Ｋ
Ｈｚ時が１５０カウント、１００ＫＨｚ時が５００カウ
ントにそれぞれなる。
【００８７】したがって、カウンター１３のＢｉｔ数は
９Ｂｉｔ必要になり、１Ｓｔｅｐ当たりの変化量は、１
／５ｍSEC＝２００Ｈｚであるため、カウントできる最
大周波数は、２００Ｈｚ＊２９＝２００Ｈｚ＊５１２＝
１０２．４ＫＨｚとなる。
９Ｂｉｔ必要になり、１Ｓｔｅｐ当たりの変化量は、１
／５ｍSEC＝２００Ｈｚであるため、カウントできる最
大周波数は、２００Ｈｚ＊２９＝２００Ｈｚ＊５１２＝
１０２．４ＫＨｚとなる。
【００８８】図６は、基準パルス１０の幅を５ｍSECか
ら２５ｍSECまで可変した時のカウンター１３でカウン
トされる１００ＫＨｚ時のカウント数、及びカウンター
１３のBit数、１Step当たりの変化量を示したグラフで
ある。
ら２５ｍSECまで可変した時のカウンター１３でカウン
トされる１００ＫＨｚ時のカウント数、及びカウンター
１３のBit数、１Step当たりの変化量を示したグラフで
ある。
【００８９】以上のことから、本発明の実施形態の効果
としては、第１に、従来、外付け抵抗やマイコンでセッ
ト毎に調整していたフリーラン調整不要になる。
としては、第１に、従来、外付け抵抗やマイコンでセッ
ト毎に調整していたフリーラン調整不要になる。
【００９０】第２に、基準クロックの発振振幅を水平発
振回路の発振振幅と共有することにより、水平発振回路
の発振周波数のバラツキ要因である発振振幅のバラツキ
がキャンセルされ温度追従性が良くなるため、水平発振
回路の発振周波数の温度特性が良くなる。
振回路の発振振幅と共有することにより、水平発振回路
の発振周波数のバラツキ要因である発振振幅のバラツキ
がキャンセルされ温度追従性が良くなるため、水平発振
回路の発振周波数の温度特性が良くなる。
【００９１】第３に、基準クロック発生用コンデンサと
水平発振用コンデンサを内蔵するため、外付けに水晶や
セラロック発振子や温特保証用の高価なディスクリート
コンデンサを追加する必要がなくなる。
水平発振用コンデンサを内蔵するため、外付けに水晶や
セラロック発振子や温特保証用の高価なディスクリート
コンデンサを追加する必要がなくなる。
【００９２】第４に、同期処理ＩＣ内で周波数検出を行
うため、マイコン側でのプログラム工数が削減できる。
うため、マイコン側でのプログラム工数が削減できる。
【００９３】第５に、水平同期信号と同期している垂直
同期信号を分周した信号で基準クロック発生回路をリセ
ットし、基準クロックと水平同期信号を同期させること
により、ＬＳＢのカウント誤差を低減できる。
同期信号を分周した信号で基準クロック発生回路をリセ
ットし、基準クロックと水平同期信号を同期させること
により、ＬＳＢのカウント誤差を低減できる。
【００９４】第６に、カウンター１３でカウントした値
をＦ／Ｖ電圧１５に変換する制御回路２０が要らなくな
る。
をＦ／Ｖ電圧１５に変換する制御回路２０が要らなくな
る。
【００９５】（他の実施形態）図７は、本発明の実施形
態２に係る水平発振周波数の自動調整回路を示す構成図
である。図８は、本発明の実施形態３に係る水平発振周
波数の自動調整回路を示す構成図である。図９は、本発
明の実施形態４に係る水平発振周波数の自動調整回路を
示す構成図である。
態２に係る水平発振周波数の自動調整回路を示す構成図
である。図８は、本発明の実施形態３に係る水平発振周
波数の自動調整回路を示す構成図である。図９は、本発
明の実施形態４に係る水平発振周波数の自動調整回路を
示す構成図である。
【００９６】図７に示す本発明の実施形態２に係る水平
発振周波数の自動調整回路は、図１に示す実施形態１に
おいて、水平同期信号１と同期している垂直同期信号１
６で直接に基準クロック発生回路８をリセットすること
を特徴とするものである。
発振周波数の自動調整回路は、図１に示す実施形態１に
おいて、水平同期信号１と同期している垂直同期信号１
６で直接に基準クロック発生回路８をリセットすること
を特徴とするものである。
【００９７】図７に示す本発明の実施形態２において、
使用される垂直同期信号１６の最大周波数よりも短い間
隔で基準パルス１０の幅を設定する場合は、分周器１７
を削除することが可能である。
使用される垂直同期信号１６の最大周波数よりも短い間
隔で基準パルス１０の幅を設定する場合は、分周器１７
を削除することが可能である。
【００９８】例えば、垂直同期信号１６の最大周波数が
１６０Ｈｚで、基準パルスの幅を５ｍSECに設定した場
合は、１／１６０＝６．２５ｍSEC＞基準パルスの幅＝
５ｍSECであるため、分周器１７を削除し、垂直同期信
号１６で直接に基準クロック発生回路８をリセットする
ことができる。
１６０Ｈｚで、基準パルスの幅を５ｍSECに設定した場
合は、１／１６０＝６．２５ｍSEC＞基準パルスの幅＝
５ｍSECであるため、分周器１７を削除し、垂直同期信
号１６で直接に基準クロック発生回路８をリセットする
ことができる。
【００９９】但し、基準パルスの幅が狭くなる程、図６
で示されるように、１Ｓｔｅｐ当たりの変化量が大きく
なり、Ｆ／Ｖ電圧の設定が粗くなってしまう。
で示されるように、１Ｓｔｅｐ当たりの変化量が大きく
なり、Ｆ／Ｖ電圧の設定が粗くなってしまう。
【０１００】図８に示す本発明の実施形態３に係る水平
発振周波数の自動調整回路は、図１に示す実施形態１に
おいて、水平同期信号と同期している垂直同期信号を分
周した信号で基準クロック発生回路８をリセットする回
路を削除したことを特徴とするものである。
発振周波数の自動調整回路は、図１に示す実施形態１に
おいて、水平同期信号と同期している垂直同期信号を分
周した信号で基準クロック発生回路８をリセットする回
路を削除したことを特徴とするものである。
【０１０１】図８に示す本発明の実施形態３の場合は、
カウント値のＬＳＢが変動して発振周波数が変動して画
面ノイズを発生させないように、従来と同様にカウント
値のＬＳＢに変動が発生してもＤＡＣ１４にデータを送
らないように制御回路２０が必要になる。
カウント値のＬＳＢが変動して発振周波数が変動して画
面ノイズを発生させないように、従来と同様にカウント
値のＬＳＢに変動が発生してもＤＡＣ１４にデータを送
らないように制御回路２０が必要になる。
【０１０２】図９に示す本発明の実施形態４に係る水平
発振周波数の自動調整回路は、図１に示す実施形態１に
おいて、カウンター１３でカウントした値をＦ／Ｖ電圧
１５に変換する制御回路を従来の実施例と同じように設
けたものである。
発振周波数の自動調整回路は、図１に示す実施形態１に
おいて、カウンター１３でカウントした値をＦ／Ｖ電圧
１５に変換する制御回路を従来の実施例と同じように設
けたものである。
【０１０３】以上のように本発明によれば、水平発振回
路のコンデンサや発振振幅がばらついた場合やコンデン
サや発振振幅に温度変動が発生しても、水平発振回路の
発振周波数を一定に保つことができる。
路のコンデンサや発振振幅がばらついた場合やコンデン
サや発振振幅に温度変動が発生しても、水平発振回路の
発振周波数を一定に保つことができる。
【０１０４】さらに、水平同期信号と同期している垂直
同期信号を分周したリセット信号に基づいて基準クロッ
ク発生回路をリセットして基準クロックと水平同期信号
を同期させることにより、基準パルス内の水平同期信号
をカウントしたカウント値のＬＳＢのカウント誤差を低
減できる。
同期信号を分周したリセット信号に基づいて基準クロッ
ク発生回路をリセットして基準クロックと水平同期信号
を同期させることにより、基準パルス内の水平同期信号
をカウントしたカウント値のＬＳＢのカウント誤差を低
減できる。
【図１】本発明の実施形態１に係る水平発振周波数の自
動調整回路を示すブロック構成図である。
動調整回路を示すブロック構成図である。
【図２】本発明の実施形態１に係る水平発振周波数の自
動調整回路におけるタイミングチャートである。
動調整回路におけるタイミングチャートである。
【図３】本発明の実施形態に係る水平発振周波数の自動
調整回路に用いる基準クロック発生回路及び水平発振回
路の具体例を示す回路図である。
調整回路に用いる基準クロック発生回路及び水平発振回
路の具体例を示す回路図である。
【図４】本発明の実施形態において、水平同期信号の周
波数をカウントしてからＦ／Ｖ電圧に変換され水平発振
回路で発振するまでの動作を示したものである。
波数をカウントしてからＦ／Ｖ電圧に変換され水平発振
回路で発振するまでの動作を示したものである。
【図５】本発明の実施形態において、コンデンサがばら
ついた場合の水平同期信号の周波数をカウントしてか
ら、Ｆ／Ｖ電圧に変換され水平発振回路で発振するまで
の動作をグラフ化したものである。
ついた場合の水平同期信号の周波数をカウントしてか
ら、Ｆ／Ｖ電圧に変換され水平発振回路で発振するまで
の動作をグラフ化したものである。
【図６】基準パルスの幅を５ｍSECから２５ｍSECまで可
変した時のカウンターでカウントされる１００ＫＨｚ時
のカウント数、及びカウンターのＢｉｔ数、１Ｓｔｅｐ
当たりの変化量をグラフ化したものである。
変した時のカウンターでカウントされる１００ＫＨｚ時
のカウント数、及びカウンターのＢｉｔ数、１Ｓｔｅｐ
当たりの変化量をグラフ化したものである。
【図７】本発明の実施形態２に係る水平発振周波数の自
動調整回路を示すブロック構成図である。
動調整回路を示すブロック構成図である。
【図８】本発明の実施形態３に係る水平発振周波数の自
動調整回路を示すブロック構成図である。
動調整回路を示すブロック構成図である。
【図９】本発明の実施形態４に係る水平発振周波数の自
動調整回路を示すブロック構成図である。
動調整回路を示すブロック構成図である。
【図１０】従来例に係る水平発振周波数の自動調整回路
の一例を示すブロック構成図である。
の一例を示すブロック構成図である。
【図１１】図１０に示す従来例におけるタイミングチャ
ートである。
ートである。
【図１２】図１０に示す従来例において水平同期信号の
周波数をカウントしてから、Ｆ／Ｖ電圧に変換されて水
平発振回路で発振するまでの動作をグラフ化したもので
ある。
周波数をカウントしてから、Ｆ／Ｖ電圧に変換されて水
平発振回路で発振するまでの動作をグラフ化したもので
ある。
【図１３】図１０に示す従来例においてコンデンサがば
らついた場合の水平発振回路の発振周波数の変動をグラ
フ化したものである。
らついた場合の水平発振回路の発振周波数の変動をグラ
フ化したものである。
【図１４】図１０に示す従来例においてカウント値のＬ
ＳＢが変動する原因を説明した図である。
ＳＢが変動する原因を説明した図である。
【図１５】従来例に係る水平発振周波数の自動調整回路
の他の例を示すブロック構成図である。
の他の例を示すブロック構成図である。
【図１６】図１５に示す従来例におけるタイミングチャ
ートである。
ートである。
Ｃ１ 水平発振コンデンサ Ｃ２ 基準クロック発振コンデンサ Ｒ１ Ｆ／Ｖ抵抗 １ 水平同期信号 ２ ＡＦＣ回路 ３ 位相比較電流 ４ 水平発振回路 ５ 水平ドライブ出力 ６ 水平偏向コイル駆動回路 ７ ＦｌｙＢａｃｋパルス ８ 基準クロック発生回路 ９ 分周器 １０ 基準パルス １１ エッジ検出回路 １２ エッジ検出信号 １３ カウンター １４ ＤＡＣ １５ Ｆ／Ｖ電圧 １６ 垂直同期信号 １７ 分周器 １８ リセット信号 １９ 発振振幅バイアス １９Ａ 発振振幅バイアス １９Ｂ 発振振幅バイアス ２０ 制御回路 ２１ Ｆ／Ｖ電流 ２２ Ｆ／Ｖ電流 ２３ スイッチ ２４ 水平発振信号 ２５ コンパレータ ２６ コンパレータ ２７ ラッチ ２８ 定電流 ２９ 定電流 ３０ スイッチ ３１ 基準クロック発振信号 ３２ コンパレータ ３３ コンパレータ ３４ ＳＲラッチ ３５ リセットトランジスタ ３６ 発振子
フロントページの続き (56)参考文献 特開 平10−22791（ＪＰ，Ａ) 特開 平４−204487（ＪＰ，Ａ) 実開 昭63−149666（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/04 - 5/12
Claims (3)
- 【請求項１】 基準クロックを分周して発生させた一定
期間内に生起する水平同期信号の数をカウントし、得ら
れたカウント値をＤＡＣに入力し、前記カウント値を前
記ＤＡＣにより変換して得られたＦ／Ｖ電圧を水平発振
回路に入力し発振周波数を変化させることで水平発振回
路の発振周波数を水平同期信号に自動追従させるマルチ
スキャンタイプのディスプレイ装置に用いる水平発振周
波数の自動調整回路であって、 前記基準クロックを発生する基準クロック発生回路と、
前記水平発振回路と、前記水平発振回路の発振周波数を
決める第１のコンデンサと、前記水平発振回路で使用し
ている酸化膜や窒化膜を誘電体とした第１のコンデンサ
と同種類であって前記基準クロック発生回路のクロック
周波数を決める第２のコンデンサとを同一集積回路上に
構成することにより、水平発振回路の発振周波数のばら
つきを抑えると共に、発振周波数の温度変動特性を改善
したことを特徴とする水平発振周波数の自動調整回路。 - 【請求項２】 前記水平発振回路の発振振幅を規定する
信号を前記基準クロック発生回路に供給し、前記基準ク
ロックの発振振幅を前記水平発振回路の発振振幅と同じ
振幅にすることにより、前記基準クロックの発振振幅と
前記水平発振回路の発振振幅のバラツキに起因する水平
発振回路の発振周波数のバラツキを抑制したことを特徴
とする請求項１に記載の水平発振周波数の自動調整回
路。 - 【請求項３】 前記水平同期信号と同期して入力される
垂直同期信号を分周した信号で前記基準クロック発生回
路をリセットすることにより、前記基準クロックと水平
同期信号を同期させ、カウント値のＬＳＢのカウント誤
差を低減したことを特徴とする請求項１に記載の水平発
振周波数の自動調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01144899A JP3278625B2 (ja) | 1999-01-20 | 1999-01-20 | 水平発振周波数の自動調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01144899A JP3278625B2 (ja) | 1999-01-20 | 1999-01-20 | 水平発振周波数の自動調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000209461A JP2000209461A (ja) | 2000-07-28 |
| JP3278625B2 true JP3278625B2 (ja) | 2002-04-30 |
Family
ID=11778388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01144899A Expired - Fee Related JP3278625B2 (ja) | 1999-01-20 | 1999-01-20 | 水平発振周波数の自動調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3278625B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112732067B (zh) * | 2020-12-31 | 2022-11-25 | 展讯通信（上海）有限公司 | 晶振切换方法及装置、终端、存储介质 |
-
1999
- 1999-01-20 JP JP01144899A patent/JP3278625B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000209461A (ja) | 2000-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20200201380A1 (en) | Fine-Grained Clock Resolution using Low and High Frequency Clock Sources in a Low-Power System | |
| EP0170207A2 (en) | A write clock pulse generator used for a time base corrector | |
| JPS6053987B2 (ja) | テレビ受像機 | |
| JP3311153B2 (ja) | 自動周波数制御装置 | |
| JP3367465B2 (ja) | 発振周波数調整装置 | |
| US20010022523A1 (en) | Sampling clock adjusting method, and an interface circuit for displaying digital image | |
| US6172711B1 (en) | Sychronize processing circuit for multiscan display devices | |
| JP2978856B2 (ja) | 水平走査パルス信号制御回路 | |
| JP3278625B2 (ja) | 水平発振周波数の自動調整回路 | |
| US6795043B2 (en) | Clock generation circuit having PLL circuit | |
| US6005634A (en) | Method and apparatus for controlling the display of a video image | |
| JPH11154861A (ja) | 同期回路 | |
| JP2003032107A (ja) | 位相同期回路 | |
| JP2000040958A (ja) | 基準周波数・タイミング発生装置 | |
| JP3464497B2 (ja) | 装置、水平ブランキング信号発生器および水平偏向システム | |
| KR100335457B1 (ko) | 위상동기루프회로, 편향보정회로 및 디스플레이 장치 | |
| US6195130B1 (en) | Vertical timing signal generating circuit | |
| JP3030837B2 (ja) | 水平同期信号用ａｆｃ回路及び映像信号処理装置 | |
| JPH0779357A (ja) | 水平偏向システム | |
| JPH11298754A (ja) | 水平画面位置調整回路 | |
| JP3459444B2 (ja) | 水平位置補正回路 | |
| JP2645039B2 (ja) | 位相同期ループ回路 | |
| JPH09200005A (ja) | デューティ補正回路およびこれを含む集積回路素子 | |
| JPS6338123B2 (ja) | ||
| JPS6161755B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |