JP2003032107A

JP2003032107A - 位相同期回路

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Publication number: JP2003032107A
Application number: JP2001220419A
Authority: JP
Inventors: Osamu Sumino; 治角野
Original assignee: NEC Saitama Ltd
Current assignee: NEC Saitama Ltd
Priority date: 2001-07-19
Filing date: 2001-07-19
Publication date: 2003-01-31
Anticipated expiration: 2021-07-19
Also published as: JP3592269B2

Abstract

(57)【要約】【課題】回路を複雑化することなく比較的に低コスト
で、ジッタおよびワンダを十分に抑圧して伝送路クロッ
クを再生し、且つ、装置起動時および入力クロックの切
替え時の引き込み時間を短縮する。【解決手段】位相差カウンタ１は、伝送路データから抽
出された入力クロックと分周器５から出力される比較ク
ロックとの位相差をマスタークロックに基づきカウント
する。ＣＰＵ２は、位相差カウンタ１の出力するカウン
ト値に基づき位相差の変動を監視してＶＣＯ４を制御す
る制御値を算出しＤ／Ａ変換器３へ出力する。ＶＣＯ４
は、Ｄ／Ａ変換器３によりアナログ変換された制御信号
に応じて周波数を制御して出力クロックを生成する。分
周器５は、ＶＣＯ４の出力クロックを分周して比較クロ
ックを生成する。不揮発性メモリ６は、ＣＰＵ２が算出
する制御値の初期値や位相差の単位変動当たりの制御値
の変動量を予め記憶する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は網同期通信を行う移
動体通信システムの基地局装置に適用する位相同期回路
に関し、特に重畳されたジッタおよびワンダを抑圧して
伝送路クロックを再生する位相同期回路に関する。

【０００２】

【従来の技術】網同期通信を行う移動体通信システムに
おいては、高い無線周波数安定度が要求されるため、そ
の基地局装置には高精度の発振器を備える必要がある。
しかし、高精度の発振器は周波数を安定化するための各
種補償手段が設けられているので、回路構成が複雑化し
大型化して高価になる。

【０００３】そこで、小型化および低価格化をはかり高
精度の安定度を実現するために、基地局装置内において
伝送路（ハイウェイ）の高精度なクロックを抽出し、こ
のクロックに同期したクロックを再生して周波数の基準
とする方法がとられている。

【０００４】しかしながら、一般に伝送路クロックには
低い周波数のジッタや長い周期のワンダが重畳されてく
るので、これらを抑圧しなればならない。近年、より低
い周波数帯域のジッタやワンダが規制されているので、
これらを十分に抑圧しなければならなくなっている。

【０００５】ジッタやワンダを抑圧して伝送路クロック
を再生する手段としては、例えば、特開２０００−３１
８１６号公報により開示されている。図６はそのブロッ
ク図である。

【０００６】図６において、入力クロックは、伝送路デ
ータから抽出されたクロックである。この入力クロック
とＶＣＯ（電圧制御発振器）から出力される出力クロッ
クとの位相差を位相比較器１０１により検出し、ＬＰＦ
（低域通過フィルタ）１０２により平滑化して短周期の
変動成分を除去した後、Ａ／Ｄ変換器１０３によりデジ
タルデータに変換し、ＣＰＵ（中央処理装置）１０４に
よりデジタルデータを統計的に監視し、ジッタやワンダ
を吸収するようにＶＣＯの制御データを算出し、この制
御データをＤ／Ａ変換器１０５によりアナログ変換して
ＶＣＯ１０６を制御している。

【０００７】

【発明が解決しようとする課題】上述したように従来例
では、位相比較器が出力する位相差を示すアナログ信号
をＬＰＦにて平滑化した後、Ａ／Ｄ変換器によりデジタ
ルデータに変換している。しかし、アナログ信号はノイ
ズや温度の影響を受け易く、且つＡ／Ｄ変換による量子
化誤差が発生するため、これら誤差を補償する手段をＣ
ＰＵに設けなければならず、回路が複雑化するという欠
点がある。

【０００８】また、一般に網同期通信を行う移動体通信
システムの基地局装置においては、フレームクロックの
位相変動時にデータ抜けが発生しないようにエラスティ
ックメモリを実装しているので、再生するクロックは伝
送路クロックの位相に必ずしも一致していなくてもよ
い。しかし、従来は、入力クロックおよび出力クロック
の周波数が一致していても、位相が一致するまでＶＣＯ
を制御するので、装置起動時や入力クロックの切替え時
において、周波数が安定するまでに時間（引き込み時
間）がかかるという欠点がある。

【０００９】本発明の目的は、回路を複雑化することな
く比較的に低コストで、ジッタおよびワンダを十分に抑
圧して伝送路クロックを再生でき、且つ装置起動時やク
ロックの切替え時における引き込み時間を短くできる位
相同期回路を提供することにある。

【００１０】

【課題を解決するための手段】本発明の位相同期回路
は、伝送路データから抽出される入力クロックとＶＣＯ
（電圧制御発振器）から出力される出力クロックとを位
相同期させる位相同期回路において、前記入力クロック
と前記出力クロックとの位相差の変動量に基づき前記Ｖ
ＣＯを制御する手段を備える。

【００１１】具体的には、前記出力クロックを分周して
前記入力クロックと位相比較できる周波数の比較クロッ
クを生成する分周器と、前記入力クロックと前記比較ク
ロックとの位相差を示すデータ値を出力する位相差検出
手段と、前記位相差を示すデータ値に基づき位相差の変
動を監視して前記ＶＣＯを制御する制御値を算出するＣ
ＰＵと、このＣＰＵから出力される制御値をアナログ変
換して前記ＶＣＯへ供給するＤ／Ａ変換器と、前記制御
値の初期値および前記位相差の単位変動当たりの制御値
の変動量を予め記憶するメモリとを備えている。

【００１２】また、前記位相差検出手段は、前記入力ク
ロックと前記比較クロックとの位相差に相当する期間に
マスタークロックをカウントしそのカウント値を出力す
るカウンタを有している。

【００１３】更に、前記ＣＰＵは、装置起動時において
前記メモリに予め記憶されて前記制御値の初期値を出力
する。また、前記ＣＰＵは、前記比較クロックの周期毎
に前記カウント値を累積し、一定期間毎に前記カウント
値の平均値を算出し、前回の平均値と今回の平均値との
差分を計算し、前記メモリに予め記憶されている前記位
相差の単位変動当たりの制御値の変動量を読み出し、前
記差分が前記一定期間後に０となるように前記制御値を
算出する。

【００１４】上記構成において、複数の伝送路データか
らそれぞれ抽出される複数の入力クロックのいずれか一
つを入力クロック切替信号に応じて選択して前記位相差
検出手段へ出力する入力クロック切替器を有し、前記Ｃ
ＰＵは、前記入力クロック切替信号を受けて他の入力ロ
ックに切り替わったことを検出したとき、これまでの算
出結果をクリアして新たに制御値の計算を開始するよう
に構成してもよい。

【００１５】また、高精度発振器により生成される校正
用の標準クロックおよび伝送路データから抽出された入
力クロックをそれぞれ受けてモード切替信号に応じてい
ずれか一方を選択して前記位相差検出手段へ出力するク
ロック切替器を設け、前記ＣＰＵは、前記モード切替信
号が前記標準クロックの選択を指示したとき、これまで
の算出結果をクリアして校正モードに移行し、前記比較
クロックの周期毎に前記カウント値を累積して一定期間
後に前記カウント値の平均値を算出し、前回の平均値と
今回の平均値との差分を計算し、前記ＶＣＯを制御して
前記差分が０となる制御値を求め、この制御値を前記一
定期間で除算することにより位相差の単位変動当たりの
制御値の変動値を算出して前記メモリに記憶された位相
差の単位変動当たりの制御値の変動値を校正すると共
に、前記差分が長期間安定して０になったときの制御値
により前記メモリに記憶された初期値を校正するように
構成してもよい。

【００１６】

【発明の実施の形態】次に本発明について図面を参照し
て説明する。

【００１７】図１は本発明の第１の実施形態を示すブロ
ック図である。ここで、伝送路データから抽出された入
力クロックと分周器５から出力される比較クロックとの
位相差に相当する期間にマスタークロックをカウントす
る位相差カウンタ１と、位相差カウンタ１の出力するカ
ウント値に基づき位相差の変動を監視してＶＣＯ４の周
波数を設定する制御値を算出するＣＰＵ２と、ＣＰＵ２
から出力される制御値をアナログ変換するＤ／Ａ変換器
３と、Ｄ／Ａ変換器３によりアナログ変換された制御信
号に応じて周波数を制御して出力クロックを生成するＶ
ＣＯ（電圧制御発振器）４と、ＶＣＯ４の出力クロック
を分周して比較クロックを生成する分周器５と、ＣＰＵ
２が制御値を算出する際に参照するデータ値等を予め記
憶する不揮発性メモリ６とを有している。

【００１８】なお、入力クロックは、図示しないクロッ
ク抽出手段により伝送路データから抽出されるクロック
である。比較クロックは、ＶＣＯ４の出力クロックが分
周器５により分周されて、入力クロックと比較できる周
波数に変換されたクロックである。

【００１９】位相差カウンタ１は、入力クロックと比較
クロックとの位相差に相当する期間のマスタークロック
数をカウントするカウンタである。

【００２０】例えば、図２に示すように、入力クロック
の位相が比較クロックよりも進んでいる場合、入力クロ
ックと比較クロックとの位相差は、入力クロックの立ち
上がりタイミングｔａと比較クロックの立ち上がりタイ
ミングｔｂとのタイミング差である。よって、入力クロ
ックの立ち上がりタイミングｔａでマスタークロックの
カウントを開始し、比較クロックの立ち上がりタイミン
グｔｂでカウント停止することにより、この期間のカウ
ント値で位相差を示すことができる。

【００２１】位相差カウンタ１は、この位相差を示すカ
ウント値（位相差カウント値）Ｃを次の比較クロックの
立ち上がりタイミングｔｃまで保持する。

【００２２】なお、マスタークロックは、高精度の発振
器により生成され、その周波数は検出する位相差の検出
精度を応じて充分に高く設定する。

【００２３】ＣＰＵ２は、比較クロックの周期毎にカウ
ントされる位相差カウント値に基づき統計計算を行い、
入力クロックに対する比較クロックの位相差変動を求
め、不揮発性メモリ６に予め記憶されたデータ値を参照
して位相差変動に応じてＶＣＯ４を制御する制御値を算
出する。

【００２４】不揮発性メモリ６は、起動時にＣＰＵ２が
出力する制御値の初期値、つまり入力クロックおよび比
較クロックの周波数が一致するときの制御値、および位
相差の単位変動当たりの制御値の変動量等を予め記憶し
ている。

【００２５】次にＣＰＵ２の動作を説明する。

【００２６】ＣＰＵ２は、比較クロックの周期毎に位相
差カウンタ１から位相差カウント値を読み出して累積
し、比較クロックの周期をＴとしたとき、（Ｎ×Ｔ）周
期毎（Ｎは２以上の整数）に位相差カウント値の平均値
を算出し、前回の平均値と今回の平均値との差分、つま
り位相差の変動量を計算する。そして、この差分が０と
なるようにＶＣＯ４を制御する制御値を算出し、Ｄ／Ａ
変換器３へ出力する。

【００２７】なお、位相差カウント値の平均値を算出す
る周期（Ｎ×Ｔ）を適切に設定することにより、ジッタ
およびワンダの所望のカットオフ周波数を選定すること
ができる。

【００２８】例えば図３に示すように、前回の位相差カ
ウント値の平均値がＣａであり、今回の位相差カウント
値の平均値がＣｂであれば、単位時間当りの位相差の変
動量、つまり傾きは、（Ｃｂ−Ｃａ）／（Ｎ×Ｔ）であ
り、この傾きが比較クロックの安定度を示している。Ｃ
ＰＵ２は、この傾きを（Ｎ×Ｔ）時間後に０とするよう
に制御値を算出してＶＣＯ４を制御する。

【００２９】いま、Ｄ／Ａ変換器３へ出力した前回の制
御値がＶａであり、位相差の単位変動当たりの制御値の
変動量をΔＶとすれば、式（１）により今回の制御値Ｖ
ｂを算出する。Ｖｂ＝Ｖａ＋ΔＶ×（Ｃｂ−Ｃａ）／（Ｎ×Ｔ）……（１）ここで、ΔＶ×（Ｃｂ−Ｃａ）／（Ｎ×Ｔ）の符号がプ
ラスであるのは、ＶＣＯの制御電圧を高くすると周波数
が上がり、入力クロックと比較クロックとの位相差が減
少していくことを示している。また、位相差の単位変動
当たりの制御値の変動量ΔＶは、ＶＣＯの特性から予め
求めて不揮発性メモリ６に記憶させておく。

【００３０】ところで、装置の起動時、ＣＰＵ２は式
（１）により制御値を算出できない。このため、Ｄ／Ａ
変換器３へ出力する制御値の初期値を不揮発性メモリ６
に予め記憶させておき、この初期値を読み出してＤ／Ａ
変換器３へ出力する。この初期値は、入力クロックおよ
び比較クロックの周波数が一致するときの制御値に設定
している。

【００３１】このようにすることにより、装置の起動
時、入力クロックと比較クロックとの位相差があったと
しても、周波数が同じであれば位相差の変動は生じない
ので、ＶＣＯを制御する制御値は算出されないため、装
置の起動時から安定したクロックを出力できる。

【００３２】図４は本発明の第２の実施形態を示すブロ
ック図である。

【００３３】網同期通信を行う移動体通信システムの複
数の伝送路データからそれぞれ抽出される複数の入力ク
ロックを切替える場合の構成例を示している。

【００３４】ここで、図１に示したた実施形態との相違
点は、位相差カウンタ１の入力側に入力クロック切替器
７を設け、複数の伝送路データからそれぞれ抽出される
複数の入力クロックのいずれか一つを入力クロック切替
信号に応じて選択する点である。

【００３５】次に動作を説明する。

【００３６】入力クロックを切替える場合、入力クロッ
ク切替器７に外部から入力クロック切替信号を供給し
て、複数の入力クロックＣＬ１，ＣＬ２，ＣＬ３のいず
れか一つを選択させる。この入力クロック切替信号はＣ
ＰＵ２にも供給される。

【００３７】ＣＰＵ２は入力クロック切替信号により他
の入力クロックに切り替わったことを検出したとき、こ
れまで算出した位相差カウント値の平均値をクリアし、
新たに制御値の計算を開始する。

【００３８】すなわち、比較クロックの周期毎に位相差
カウンタ１から位相差カウント値を読み出して累積し、
比較クロックの周期をＴとしたとき、（Ｎ×Ｔ）期間後
（Ｎは２以上の整数）に位相差カウント値の平均値を算
出し、前の平均値との差分、つまり位相差の変動量を計
算する。そして、この差分が０となるようにＶＣＯ４を
制御する制御値を算出してＤ／Ａ変換器３へ出力する。

【００３９】このようにすることにより、複数の入力ク
ロックの周波数差が小さければ、入力クロックの切替え
による位相差カウント値の変動も小さいので、引き込み
時間を短縮できる図５は本発明の第３の実施形態を示
すブロック図である。

【００４０】不揮発性メモリ６に記憶された初期値や位
相差の単位変動当たりの制御値の変動量ΔＶを校正する
ための校正モード機能を具備した構成例を示している。

【００４１】ここで、図１に示したた実施形態との相違
点は、位相差カウンタ１の入力側に、図示しない高精度
発振器により生成される校正用の標準クロックおよび伝
送路データから抽出される入力クロックのいずれか一方
をモード切替信号に応じて選択するクロック切替器８を
設けた点である。

【００４２】次に動作を説明する。

【００４３】初期制御値および変動量ΔＶを校正する場
合、クロック切替器８にモード切替信号を供給して標準
クロックを選択させる。このモード切替信号はＣＰＵ２
にも供給される。

【００４４】ＣＰＵ２は、モード切替信号が標準クロッ
クの選択を指示したときに校正モードに移行し、これま
で算出した位相差カウント値の平均値をクリアし、校正
処理を開始する。

【００４５】すなわち、比較クロックの周期毎に位相差
カウンタ１から位相差カウント値を読み出して累積し、
（Ｎ×Ｔ）周期（Ｎは２以上の整数）になったときに位
相差カウント値の平均値を算出し、前回の平均値と今回
の平均値との差分（位相差変動量）を計算し、ＶＣＯ４
を制御して差分（位相差変動量）が０となる制御値を求
め、この制御値を（Ｎ×Ｔ）時間で除算することによ
り、位相差の単位変動当たりの制御値の変動量ΔＶを算
出して、不揮発性メモリ６に記憶された値を校正する。

【００４６】また、位相差変動量が長期間安定して０に
なったときの制御値を求め、この制御値で不揮発性メモ
リ６に記憶された初期値を校正する。

【００４７】以上の校正処理が終了した後、クロック切
替器８にモード切替信号を供給して入力クロックを選択
させることにより、ＣＰＵ２は通常モードに切り替わ
り、図１に示した第１の実施形態と同じ動作を行う。

【００４８】このように、高精度の校正用の標準クロッ
クに基づき不揮発性メモリ６に記憶された初期値および
変動量ΔＶを校正することにより、ＶＣＯの特性偏差を
補正して常に精度の高い制御が可能となる。

【００４９】

【発明の効果】以上説明したように本発明によれば、入
力クロックと比較クロックとの位相差を検出し、一定期
間毎に位相差の平均値を算出し、前回の平均値と今回の
平均値との差分（位相差の変動量）が０となるようにＶ
ＣＯの制御値を算出することにより、入力クロックと比
較クロックとに位相差があっても、周波数が同じであれ
ばＶＣＯの制御は行われないので、装置起動時および入
力クロックの切替え時に、ジッタやワンダ成分を抑圧し
ながら従来よりも引き込み時間を短縮できる。

【００５０】また、位相差カウンタを使用して位相差を
検出することにより、従来例のように、位相比較器に出
力側にＬＦＰおよびＡ／Ｄ変換器を設ける必要がないの
で、回路構成が簡素化しコスト低減できる。

【００５１】更に、高精度の校正用の標準クロックに基
づき初期制御値および変動量ΔＶを校正する機能を設け
ることにより、ＶＣＯの特性偏差を補正して精度の高い
制御が可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示すブロック図であ
る。

【図２】図１に示した位相差カウンタ１の動作を示す図
である。

【図３】図１に示したＣＰＵ２の動作を示す図である。

【図４】本発明の第２の実施形態を示すブロック図であ
る。

【図５】本発明の第３の実施形態を示すブロック図であ
る。

【図６】従来例を示すブロック図である。

【符号の説明】

１位相差カウンタ２ＣＰＵ３Ｄ／Ａ変換器４ＶＣＯ５分周器６不揮発性メモリ７，８クロック切替器

Claims

【特許請求の範囲】

【請求項１】伝送路データから抽出される入力クロッ
クとＶＣＯ（電圧制御発振器）から出力される出力クロ
ックとを位相同期させる位相同期回路において、前記入
力クロックと前記出力クロックとの位相差の変動量に基
づき前記ＶＣＯを制御する手段を備えることを特徴とす
る位相同期回路。
【請求項２】伝送路データから抽出される入力クロッ
クとＶＣＯ（電圧制御発振器）から出力される出力クロ
ックとを位相同期させる位相同期回路において、前記出
力クロックを分周して前記入力クロックと位相比較でき
る周波数の比較クロックを生成する分周器と、前記入力
クロックと前記比較クロックとの位相差を示すデータ値
を出力する位相差検出手段と、前記位相差を示すデータ
値に基づき位相差の変動を監視し前記ＶＣＯを制御する
制御値を算出するＣＰＵと、このＣＰＵから出力される
制御値をアナログ変換して前記ＶＣＯへ供給するＤ／Ａ
変換器と、前記制御値を算出する際に参照するデータ値
を予め記憶するメモリとを備えていることを特徴とする
位相同期回路。
【請求項３】前記位相差検出手段は、前記入力クロッ
クと前記比較クロックとの位相差に相当する期間にマス
タークロックをカウントしそのカウント値を出力するカ
ウンタを有していることを特徴とする請求項２記載の位
相同期回路。
【請求項４】前記メモリは、前記制御値の初期値およ
び前記位相差の単位変動当たりの制御値の変動量を予め
記憶することを特徴とする請求項２記載の位相同期回
路。
【請求項５】前記ＣＰＵは、装置起動時において前記
メモリに予め記憶されている前記初期値を前記制御値と
して出力することを特徴とする請求項４記載の位相同期
回路。
【請求項６】前記ＣＰＵは、前記比較クロックの周期
毎に前記カウント値を累積し、一定期間毎に前記カウン
ト値の平均値を算出し、前回の平均値と今回の平均値と
の差分を計算し、前記メモリに予め記憶されている前記
位相差の単位変動当たりの制御値の変動量を読み出し、
前記差分が前記一定期間後に０となるように前記制御値
を算出することを特徴とする請求項３、４または５記載
の位相同期回路。
【請求項７】複数の伝送路データからそれぞれ抽出さ
れる複数の入力クロックのいずれか一つを入力クロック
切替信号に応じて選択して前記位相差検出手段へ出力す
る入力クロック切替器を有し、前記ＣＰＵは、前記入力
クロック切替信号を受けて他の入力ロックに切り替わっ
たことを検出したとき、これまでの算出結果をクリアし
て新たに制御値の計算を開始することを特徴とする請求
項２、３、４、５または６記載の位相同期回路。
【請求項８】高精度発振器により生成される校正用の
標準クロックおよび伝送路データから抽出された入力ク
ロックをそれぞれ受けてモード切替信号に応じていずれ
か一方を選択して前記位相差検出手段へ出力するクロッ
ク切替器を有し、前記ＣＰＵは、前記モード切替信号が
前記標準クロックの選択を指示したとき、これまでの算
出結果をクリアして校正モードに移行し、前記比較クロ
ックの周期毎に前記カウント値を累積して一定期間後に
前記カウント値の平均値を算出し、前回の平均値と今回
の平均値との差分を計算し、前記ＶＣＯを制御して前記
差分が０となる制御値を求め、この制御値を前記一定期
間で除算することにより位相差の単位変動当たりの制御
値の変動量を算出して前記メモリに記憶された位相差の
単位変動当たりの制御値の変動量を校正すると共に、前
記差分が長期間安定して０になったときの制御値により
前記メモリに記憶された初期値を校正することを特徴と
する請求項２、３、４、５、６または７記載の位相同期
回路。