JP2003032107A - 位相同期回路 - Google Patents
位相同期回路Info
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- JP2003032107A JP2003032107A JP2001220419A JP2001220419A JP2003032107A JP 2003032107 A JP2003032107 A JP 2003032107A JP 2001220419 A JP2001220419 A JP 2001220419A JP 2001220419 A JP2001220419 A JP 2001220419A JP 2003032107 A JP2003032107 A JP 2003032107A
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Abstract
で、ジッタおよびワンダを十分に抑圧して伝送路クロッ
クを再生し、且つ、装置起動時および入力クロックの切
替え時の引き込み時間を短縮する。 【解決手段】位相差カウンタ1は、伝送路データから抽
出された入力クロックと分周器5から出力される比較ク
ロックとの位相差をマスタークロックに基づきカウント
する。CPU2は、位相差カウンタ1の出力するカウン
ト値に基づき位相差の変動を監視してVCO4を制御す
る制御値を算出しD/A変換器3へ出力する。VCO4
は、D/A変換器3によりアナログ変換された制御信号
に応じて周波数を制御して出力クロックを生成する。分
周器5は、VCO4の出力クロックを分周して比較クロ
ックを生成する。不揮発性メモリ6は、CPU2が算出
する制御値の初期値や位相差の単位変動当たりの制御値
の変動量を予め記憶する。
Description
動体通信システムの基地局装置に適用する位相同期回路
に関し、特に重畳されたジッタおよびワンダを抑圧して
伝送路クロックを再生する位相同期回路に関する。
おいては、高い無線周波数安定度が要求されるため、そ
の基地局装置には高精度の発振器を備える必要がある。
しかし、高精度の発振器は周波数を安定化するための各
種補償手段が設けられているので、回路構成が複雑化し
大型化して高価になる。
精度の安定度を実現するために、基地局装置内において
伝送路(ハイウェイ)の高精度なクロックを抽出し、こ
のクロックに同期したクロックを再生して周波数の基準
とする方法がとられている。
低い周波数のジッタや長い周期のワンダが重畳されてく
るので、これらを抑圧しなればならない。近年、より低
い周波数帯域のジッタやワンダが規制されているので、
これらを十分に抑圧しなければならなくなっている。
を再生する手段としては、例えば、特開2000−31
816号公報により開示されている。図6はそのブロッ
ク図である。
ータから抽出されたクロックである。この入力クロック
とVCO(電圧制御発振器)から出力される出力クロッ
クとの位相差を位相比較器101により検出し、LPF
(低域通過フィルタ)102により平滑化して短周期の
変動成分を除去した後、A/D変換器103によりデジ
タルデータに変換し、CPU(中央処理装置)104に
よりデジタルデータを統計的に監視し、ジッタやワンダ
を吸収するようにVCOの制御データを算出し、この制
御データをD/A変換器105によりアナログ変換して
VCO106を制御している。
では、位相比較器が出力する位相差を示すアナログ信号
をLPFにて平滑化した後、A/D変換器によりデジタ
ルデータに変換している。しかし、アナログ信号はノイ
ズや温度の影響を受け易く、且つA/D変換による量子
化誤差が発生するため、これら誤差を補償する手段をC
PUに設けなければならず、回路が複雑化するという欠
点がある。
システムの基地局装置においては、フレームクロックの
位相変動時にデータ抜けが発生しないようにエラスティ
ックメモリを実装しているので、再生するクロックは伝
送路クロックの位相に必ずしも一致していなくてもよ
い。しかし、従来は、入力クロックおよび出力クロック
の周波数が一致していても、位相が一致するまでVCO
を制御するので、装置起動時や入力クロックの切替え時
において、周波数が安定するまでに時間(引き込み時
間)がかかるという欠点がある。
く比較的に低コストで、ジッタおよびワンダを十分に抑
圧して伝送路クロックを再生でき、且つ装置起動時やク
ロックの切替え時における引き込み時間を短くできる位
相同期回路を提供することにある。
は、伝送路データから抽出される入力クロックとVCO
(電圧制御発振器)から出力される出力クロックとを位
相同期させる位相同期回路において、前記入力クロック
と前記出力クロックとの位相差の変動量に基づき前記V
COを制御する手段を備える。
前記入力クロックと位相比較できる周波数の比較クロッ
クを生成する分周器と、前記入力クロックと前記比較ク
ロックとの位相差を示すデータ値を出力する位相差検出
手段と、前記位相差を示すデータ値に基づき位相差の変
動を監視して前記VCOを制御する制御値を算出するC
PUと、このCPUから出力される制御値をアナログ変
換して前記VCOへ供給するD/A変換器と、前記制御
値の初期値および前記位相差の単位変動当たりの制御値
の変動量を予め記憶するメモリとを備えている。
ロックと前記比較クロックとの位相差に相当する期間に
マスタークロックをカウントしそのカウント値を出力す
るカウンタを有している。
前記メモリに予め記憶されて前記制御値の初期値を出力
する。また、前記CPUは、前記比較クロックの周期毎
に前記カウント値を累積し、一定期間毎に前記カウント
値の平均値を算出し、前回の平均値と今回の平均値との
差分を計算し、前記メモリに予め記憶されている前記位
相差の単位変動当たりの制御値の変動量を読み出し、前
記差分が前記一定期間後に0となるように前記制御値を
算出する。
らそれぞれ抽出される複数の入力クロックのいずれか一
つを入力クロック切替信号に応じて選択して前記位相差
検出手段へ出力する入力クロック切替器を有し、前記C
PUは、前記入力クロック切替信号を受けて他の入力ロ
ックに切り替わったことを検出したとき、これまでの算
出結果をクリアして新たに制御値の計算を開始するよう
に構成してもよい。
用の標準クロックおよび伝送路データから抽出された入
力クロックをそれぞれ受けてモード切替信号に応じてい
ずれか一方を選択して前記位相差検出手段へ出力するク
ロック切替器を設け、前記CPUは、前記モード切替信
号が前記標準クロックの選択を指示したとき、これまで
の算出結果をクリアして校正モードに移行し、前記比較
クロックの周期毎に前記カウント値を累積して一定期間
後に前記カウント値の平均値を算出し、前回の平均値と
今回の平均値との差分を計算し、前記VCOを制御して
前記差分が0となる制御値を求め、この制御値を前記一
定期間で除算することにより位相差の単位変動当たりの
制御値の変動値を算出して前記メモリに記憶された位相
差の単位変動当たりの制御値の変動値を校正すると共
に、前記差分が長期間安定して0になったときの制御値
により前記メモリに記憶された初期値を校正するように
構成してもよい。
て説明する。
ック図である。ここで、伝送路データから抽出された入
力クロックと分周器5から出力される比較クロックとの
位相差に相当する期間にマスタークロックをカウントす
る位相差カウンタ1と、位相差カウンタ1の出力するカ
ウント値に基づき位相差の変動を監視してVCO4の周
波数を設定する制御値を算出するCPU2と、CPU2
から出力される制御値をアナログ変換するD/A変換器
3と、D/A変換器3によりアナログ変換された制御信
号に応じて周波数を制御して出力クロックを生成するV
CO(電圧制御発振器)4と、VCO4の出力クロック
を分周して比較クロックを生成する分周器5と、CPU
2が制御値を算出する際に参照するデータ値等を予め記
憶する不揮発性メモリ6とを有している。
ク抽出手段により伝送路データから抽出されるクロック
である。比較クロックは、VCO4の出力クロックが分
周器5により分周されて、入力クロックと比較できる周
波数に変換されたクロックである。
クロックとの位相差に相当する期間のマスタークロック
数をカウントするカウンタである。
の位相が比較クロックよりも進んでいる場合、入力クロ
ックと比較クロックとの位相差は、入力クロックの立ち
上がりタイミングtaと比較クロックの立ち上がりタイ
ミングtbとのタイミング差である。よって、入力クロ
ックの立ち上がりタイミングtaでマスタークロックの
カウントを開始し、比較クロックの立ち上がりタイミン
グtbでカウント停止することにより、この期間のカウ
ント値で位相差を示すことができる。
ウント値(位相差カウント値)Cを次の比較クロックの
立ち上がりタイミングtcまで保持する。
器により生成され、その周波数は検出する位相差の検出
精度を応じて充分に高く設定する。
ントされる位相差カウント値に基づき統計計算を行い、
入力クロックに対する比較クロックの位相差変動を求
め、不揮発性メモリ6に予め記憶されたデータ値を参照
して位相差変動に応じてVCO4を制御する制御値を算
出する。
出力する制御値の初期値、つまり入力クロックおよび比
較クロックの周波数が一致するときの制御値、および位
相差の単位変動当たりの制御値の変動量等を予め記憶し
ている。
差カウンタ1から位相差カウント値を読み出して累積
し、比較クロックの周期をTとしたとき、(N×T)周
期毎(Nは2以上の整数)に位相差カウント値の平均値
を算出し、前回の平均値と今回の平均値との差分、つま
り位相差の変動量を計算する。そして、この差分が0と
なるようにVCO4を制御する制御値を算出し、D/A
変換器3へ出力する。
る周期(N×T)を適切に設定することにより、ジッタ
およびワンダの所望のカットオフ周波数を選定すること
ができる。
ウント値の平均値がCaであり、今回の位相差カウント
値の平均値がCbであれば、単位時間当りの位相差の変
動量、つまり傾きは、(Cb−Ca)/(N×T)であ
り、この傾きが比較クロックの安定度を示している。C
PU2は、この傾きを(N×T)時間後に0とするよう
に制御値を算出してVCO4を制御する。
御値がVaであり、位相差の単位変動当たりの制御値の
変動量をΔVとすれば、式(1)により今回の制御値V
bを算出する。 Vb=Va+ΔV×(Cb−Ca)/(N×T)……(1) ここで、ΔV×(Cb−Ca)/(N×T)の符号がプ
ラスであるのは、VCOの制御電圧を高くすると周波数
が上がり、入力クロックと比較クロックとの位相差が減
少していくことを示している。また、位相差の単位変動
当たりの制御値の変動量ΔVは、VCOの特性から予め
求めて不揮発性メモリ6に記憶させておく。
(1)により制御値を算出できない。このため、D/A
変換器3へ出力する制御値の初期値を不揮発性メモリ6
に予め記憶させておき、この初期値を読み出してD/A
変換器3へ出力する。この初期値は、入力クロックおよ
び比較クロックの周波数が一致するときの制御値に設定
している。
時、入力クロックと比較クロックとの位相差があったと
しても、周波数が同じであれば位相差の変動は生じない
ので、VCOを制御する制御値は算出されないため、装
置の起動時から安定したクロックを出力できる。
ック図である。
数の伝送路データからそれぞれ抽出される複数の入力ク
ロックを切替える場合の構成例を示している。
点は、位相差カウンタ1の入力側に入力クロック切替器
7を設け、複数の伝送路データからそれぞれ抽出される
複数の入力クロックのいずれか一つを入力クロック切替
信号に応じて選択する点である。
ク切替器7に外部から入力クロック切替信号を供給し
て、複数の入力クロックCL1,CL2,CL3のいず
れか一つを選択させる。この入力クロック切替信号はC
PU2にも供給される。
の入力クロックに切り替わったことを検出したとき、こ
れまで算出した位相差カウント値の平均値をクリアし、
新たに制御値の計算を開始する。
カウンタ1から位相差カウント値を読み出して累積し、
比較クロックの周期をTとしたとき、(N×T)期間後
(Nは2以上の整数)に位相差カウント値の平均値を算
出し、前の平均値との差分、つまり位相差の変動量を計
算する。そして、この差分が0となるようにVCO4を
制御する制御値を算出してD/A変換器3へ出力する。
ロックの周波数差が小さければ、入力クロックの切替え
による位相差カウント値の変動も小さいので、引き込み
時間を短縮できる 図5は本発明の第3の実施形態を示
すブロック図である。
相差の単位変動当たりの制御値の変動量ΔVを校正する
ための校正モード機能を具備した構成例を示している。
点は、位相差カウンタ1の入力側に、図示しない高精度
発振器により生成される校正用の標準クロックおよび伝
送路データから抽出される入力クロックのいずれか一方
をモード切替信号に応じて選択するクロック切替器8を
設けた点である。
合、クロック切替器8にモード切替信号を供給して標準
クロックを選択させる。このモード切替信号はCPU2
にも供給される。
クの選択を指示したときに校正モードに移行し、これま
で算出した位相差カウント値の平均値をクリアし、校正
処理を開始する。
カウンタ1から位相差カウント値を読み出して累積し、
(N×T)周期(Nは2以上の整数)になったときに位
相差カウント値の平均値を算出し、前回の平均値と今回
の平均値との差分(位相差変動量)を計算し、VCO4
を制御して差分(位相差変動量)が0となる制御値を求
め、この制御値を(N×T)時間で除算することによ
り、位相差の単位変動当たりの制御値の変動量ΔVを算
出して、不揮発性メモリ6に記憶された値を校正する。
なったときの制御値を求め、この制御値で不揮発性メモ
リ6に記憶された初期値を校正する。
替器8にモード切替信号を供給して入力クロックを選択
させることにより、CPU2は通常モードに切り替わ
り、図1に示した第1の実施形態と同じ動作を行う。
クに基づき不揮発性メモリ6に記憶された初期値および
変動量ΔVを校正することにより、VCOの特性偏差を
補正して常に精度の高い制御が可能となる。
力クロックと比較クロックとの位相差を検出し、一定期
間毎に位相差の平均値を算出し、前回の平均値と今回の
平均値との差分(位相差の変動量)が0となるようにV
COの制御値を算出することにより、入力クロックと比
較クロックとに位相差があっても、周波数が同じであれ
ばVCOの制御は行われないので、装置起動時および入
力クロックの切替え時に、ジッタやワンダ成分を抑圧し
ながら従来よりも引き込み時間を短縮できる。
検出することにより、従来例のように、位相比較器に出
力側にLFPおよびA/D変換器を設ける必要がないの
で、回路構成が簡素化しコスト低減できる。
づき初期制御値および変動量ΔVを校正する機能を設け
ることにより、VCOの特性偏差を補正して精度の高い
制御が可能となる。
る。
である。
る。
る。
Claims (8)
- 【請求項1】 伝送路データから抽出される入力クロッ
クとVCO(電圧制御発振器)から出力される出力クロ
ックとを位相同期させる位相同期回路において、前記入
力クロックと前記出力クロックとの位相差の変動量に基
づき前記VCOを制御する手段を備えることを特徴とす
る位相同期回路。 - 【請求項2】 伝送路データから抽出される入力クロッ
クとVCO(電圧制御発振器)から出力される出力クロ
ックとを位相同期させる位相同期回路において、前記出
力クロックを分周して前記入力クロックと位相比較でき
る周波数の比較クロックを生成する分周器と、前記入力
クロックと前記比較クロックとの位相差を示すデータ値
を出力する位相差検出手段と、前記位相差を示すデータ
値に基づき位相差の変動を監視し前記VCOを制御する
制御値を算出するCPUと、このCPUから出力される
制御値をアナログ変換して前記VCOへ供給するD/A
変換器と、前記制御値を算出する際に参照するデータ値
を予め記憶するメモリとを備えていることを特徴とする
位相同期回路。 - 【請求項3】 前記位相差検出手段は、前記入力クロッ
クと前記比較クロックとの位相差に相当する期間にマス
タークロックをカウントしそのカウント値を出力するカ
ウンタを有していることを特徴とする請求項2記載の位
相同期回路。 - 【請求項4】 前記メモリは、前記制御値の初期値およ
び前記位相差の単位変動当たりの制御値の変動量を予め
記憶することを特徴とする請求項2記載の位相同期回
路。 - 【請求項5】 前記CPUは、装置起動時において前記
メモリに予め記憶されている前記初期値を前記制御値と
して出力することを特徴とする請求項4記載の位相同期
回路。 - 【請求項6】 前記CPUは、前記比較クロックの周期
毎に前記カウント値を累積し、一定期間毎に前記カウン
ト値の平均値を算出し、前回の平均値と今回の平均値と
の差分を計算し、前記メモリに予め記憶されている前記
位相差の単位変動当たりの制御値の変動量を読み出し、
前記差分が前記一定期間後に0となるように前記制御値
を算出することを特徴とする請求項3、4または5記載
の位相同期回路。 - 【請求項7】 複数の伝送路データからそれぞれ抽出さ
れる複数の入力クロックのいずれか一つを入力クロック
切替信号に応じて選択して前記位相差検出手段へ出力す
る入力クロック切替器を有し、前記CPUは、前記入力
クロック切替信号を受けて他の入力ロックに切り替わっ
たことを検出したとき、これまでの算出結果をクリアし
て新たに制御値の計算を開始することを特徴とする請求
項2、3、4、5または6記載の位相同期回路。 - 【請求項8】 高精度発振器により生成される校正用の
標準クロックおよび伝送路データから抽出された入力ク
ロックをそれぞれ受けてモード切替信号に応じていずれ
か一方を選択して前記位相差検出手段へ出力するクロッ
ク切替器を有し、前記CPUは、前記モード切替信号が
前記標準クロックの選択を指示したとき、これまでの算
出結果をクリアして校正モードに移行し、前記比較クロ
ックの周期毎に前記カウント値を累積して一定期間後に
前記カウント値の平均値を算出し、前回の平均値と今回
の平均値との差分を計算し、前記VCOを制御して前記
差分が0となる制御値を求め、この制御値を前記一定期
間で除算することにより位相差の単位変動当たりの制御
値の変動量を算出して前記メモリに記憶された位相差の
単位変動当たりの制御値の変動量を校正すると共に、前
記差分が長期間安定して0になったときの制御値により
前記メモリに記憶された初期値を校正することを特徴と
する請求項2、3、4、5、6または7記載の位相同期
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001220419A JP3592269B2 (ja) | 2001-07-19 | 2001-07-19 | 位相同期回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (2)
Publication Number | Publication Date |
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JP2003032107A true JP2003032107A (ja) | 2003-01-31 |
JP3592269B2 JP3592269B2 (ja) | 2004-11-24 |
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-
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- 2001-07-19 JP JP2001220419A patent/JP3592269B2/ja not_active Expired - Fee Related
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