KR100714351B1

KR100714351B1 - 발진 주파수 제어 회로

Info

Publication number: KR100714351B1
Application number: KR1020050091927A
Authority: KR
Inventors: 사또루 도이
Original assignee: 산요덴키가부시키가이샤
Priority date: 2004-10-01
Filing date: 2005-09-30
Publication date: 2007-05-04
Also published as: CN1756081A; TWI310268B; JP2006108861A; US7310022B2; US20060071720A1; JP4434906B2; KR20060051906A; CN1756081B; TW200614674A

Abstract

본원 발명은, 소형이며 설계나 조정이 용이한 발진 주파수 제어 회로를 제공하는 것을 목적으로 한다. 입력되는 아날로그 제어 전압에 따른 주파수의 발진 신호를 생성하는 발진 회로로부터 출력되는, 발진 신호의 주파수를 계수하는 주파수 카운터와, 입력되는 디지털값에 따라 상기 아날로그 제어 전압을 생성하는 복수의 D/A 컨버터와, 입력되는 제어 신호에 따른 디지털값을 생성하는 디지털값 생성 회로와, 주파수 카운터에 의해 계수되는 주파수를 기준의 주파수와 비교하여, 비교의 결과에 따라 상기 디지털값 생성 회로에 입력하는 제어 신호를 생성하는 연산 회로를 구비하는 발진 주파수 제어 회로를 제공한다.

VCO, 발진 신호, 발진 회로, D/A 컨버터, 전류 제어 발진 회로, 전압/전류 변환 회로

Description

발진 주파수 제어 회로{OSCILATING FREQUENCY CONTROL CIRCUIT}

도 1은 본 발명의 일 실시예로서 설명하는 발진 주파수 제어 회로(1)의 구성을 도시하는 도면.

도 2는 본 발명의 일 실시예로서 설명하는 VCO(11)의 내부 구성을 도시하는 도면.

도 3은 본 발명의 일 실시예로서 설명하는 발진 주파수 제어 회로(1)의 동작예를 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

11 : VCO

12 : D/A 컨버터

13 : 앰프 회로

14 : 주파수 카운터

15 : 연산 회로

16 : 업 다운 카운터

111 : V/I 변환 회로

113 : 전류 제어 발진 회로

161 : CPU

162 : 메모리

[특허 문헌 1] 일본 특개평10-176084호 공보

본 발명은, 라디오 수신기의 국부 발진기 등에 적용되는 발진 주파수 제어 회로에 관한 것이다.

라디오 수신기의 국부 발진기 등에 적용되며, 안정된 발진 주파수를 얻기 위한 회로로서 PLL 회로가 알려져 있다. PLL 회로는, VCO(전압 제어 발진 회로 : Voltage Controlled Oscillator), 디지털적으로 분주비 N을 설정하는 프로그램 카운터, 기준으로 되는 주파수(이하, 기준 주파수라고 함)를 발생하는 기준 주파수 발생 회로, 위상 비교기, 루프 필터(이하, LPF라고 함)를 포함하여 구성되어 있다. VCO로부터 출력되는 발진 신호는 프로그램 카운터에 의해 1/N로 분주된다. 프로그램 카운터로부터 출력된 분주 신호는 위상 비교기에서 기준 주파수 발생 회로로부터 출력되는 기준 신호와 비교되며, 위상 비교기는 비교 결과에 따른 펄스를 출력한다. 위상 비교기로부터의 출력 펄스는 LPF에 의해 적분되며, 이에 의해 생성된 직류의 제어 전압은 VCO의 입력 전압으로서 귀환된다. 이러한 피드백 제어에 의해, 안정된 주파수의 발진 신호가 얻어진다. 또한, 분주비 N을 제어하면, 원하는 주파수의 발진 신호를 얻을 수 있다. 이러한 구성으로 이루어지는 PLL 회로로서 는, 예를 들면 특허 문헌 1에 개시되어 있는 것이 있다.

그런데, 상기 PLL 회로에서의 LPF는, 일반적으로 프로그래머블 카운터나 분주비 N을 제어하는 마이크로컴퓨터 칩에 대하여 외부 부착되는 컨덴서나 저항 등의 소자를 이용하여 구성된다. 이 때문에, 소형화가 어렵고, 특히 전파 시계 등의 기기에 실장하는 경우에는 문제였다. 또한 외부 부착 부품의 존재는, 제조 공정을 복잡화시킴과 함께 제조 코스트의 증대로 이어지게 된다. 또한 PLL 회로에서는, 전파 시계의 시각 정보 수신 회로와 같이 저주파 신호의 발생에 적용한 경우, 주파수가 록하기까지의 시간을 단축하는 데에는 한계가 있어, 수신 대기 시간의 증대나 전지 수명의 단축화 등의 문제가 발생한다. 또한 루프 필터의 적분 상수는 PLL 회로의 스위칭 스피드나 록 가능한 주파수의 범위, 지터 내성 등을 크게 좌우하며, 루프 필터는 VCO 등의 다른 구성과의 관계도 고려하여 신중한 설계나 조정이 요구되어, 제조 공정이 복잡해지기 쉽다.

본 발명은 이러한 배경을 감안하여 이루어진 것으로, 소형이며 설계나 조정이 용이한 발진 주파수 제어 회로를 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위한 본 발명 중 주된 발명은, 발진 주파수 제어 회로로서, 입력되는 아날로그 제어 전압에 따른 주파수의 발진 신호를 생성하는 발진 회로로부터 출력되는, 상기 발진 신호의 주파수를 계수하는 주파수 카운터와, 입력되는 디지털값에 따라 상기 아날로그 제어 전압을 생성하는 복수의 D/A 컨버터와, 입력되는 제어 신호에 따라 상기 디지털값을 생성하는 디지털값 생성 회로와, 상기 주파수 카운터에 의해 계수되는 주파수를 기준의 주파수와 비교하여, 상기 비교의 결과에 따라 상기 디지털값 생성 회로에 입력하는 상기 제어 신호를 생성하는 연산 회로를 구비하는 것이다.

본 발명의 발진 주파수 제어 회로는, 주파수 카운터의 계수값과 기준 주파수의 비교 결과에 따라 발진 회로에 입력되는 아날로그 제어 전압을 생성한다. 이 때문에, 종래의 PLL 회로와 같이 루프 필터(LPF)가 필요하지 않아, 소형화가 가능하여, 손목 시계 등의 소형 장치에도 내장하는 것이 가능하다. 또한 외부 부착 부품이 필요하지 않기 때문에 제조 코스트를 내릴 수 있다. 또한 루프 필터를 이용하지 않기 때문에, 설계나 조정도 용이하다.

<실시예>

이하, 본 발명의 일 실시예에 대해 도면을 참조하면서 설명한다. 도 1에 본 발명의 일 실시예로서 설명하는 발진 주파수 제어 회로(1)의 구성을 도시하고 있다. 발진 주파수 제어 회로(1)는, VCO(전압 제어 발진 회로 : Voltage Controlled Oscillator)(11), 3개의 D/A 컨버터(12(1)∼12(3)), 앰프 회로(13), 주파수 카운터(14), 연산 회로(15), 및 업 다운 카운터(16(1)∼16(3))를 포함하여 구성되어 있다.

VCO(11)는, 입력되는 전압에 따른 주파수의 발진 신호를 생성한다. VCO(11)는, D/A 컨버터(12(1)∼12(3))(도 1에서는 DAC1∼3으로 표기하고 있음)의 각각으로부터 출력되는 전압에 따른 발진 신호를 생성하여 출력한다. VCO(11)로부터 출력 되는 발신 신호(VCO 출력)는, 라디오 수신기의 주파수 혼합 회로 등의 이 발진 신호를 이용하는 회로에 공급된다. VCO(11)로부터 출력되는 발진 신호의 일부는, 앰프 회로(13)에서 증폭된 후, 주파수 카운터(14)에 공급된다. 주파수 카운터(14)는, VCO(11)로부터 출력되는 발진 신호의 주파수를 계수하고, 그 값을 연산 회로(15)에 공급한다.

연산 회로(15)는, CPU(161) 및 ROM·RAM 등의 메모리(162)를 포함하여 구성되어 있다. 연산 회로(15)는, 업 다운 카운터(16(1)∼16(3))로부터 출력되는 디지털값을 제어하기 위한 제어 신호를 생성하고, 생성한 제어 신호를 업 다운 카운터(16(1)∼16(3))에 출력한다. 업 다운 카운터(16(1)∼16(3))는, 연산 회로(15)로부터 출력되는 제어 신호에 따라 디지털값을 생성하고, 생성한 디지털값을, 각각이 접속하고 있는 D/A 컨버터(12(1)∼12(3))에 출력한다. 연산 회로(15)의 기능은, CPU(161)가 메모리(162)에 기억되어 있는 프로그램을 실행함으로써 실현되고 있다. 또한, 업 다운 카운터(16(1)∼16(3))의 기능은 연산 회로(15)에 의해 실현하도록 할 수도 있다.

연산 회로(15)는, 주파수 카운터(14)로부터 공급되는 주파수 f1과, 메모리(162)에 기억하고 있는 주파수 f2(기준 주파수)를 비교하여, 그 비교 결과에 따라 상기 제어 신호를 생성함으로써 업 다운 카운터(16(1)∼16(3))로부터 출력되는 디지털값을 제어하며, 이에 의해 VCO(11)로부터 출력되는 발진 신호의 주파수를 안정화시킨다. 예를 들면 f1<f2이었던 경우에는, 연산 회로(15)는 VCO(11)로부터 출력되는 발진 신호의 주파수가 높아지도록 업 다운 카운터(16(1)∼16(3))로부터 출력 되는 디지털값을 제어한다. 또한 f1>f2이었던 경우에는, 연산 회로(15)는 VCO(11)로부터 출력되는 발진 신호의 주파수가 낮아지도록 업 다운 카운터(16(1)∼16(3))로부터 출력되는 디지털값을 제어한다. f1=f2이었던 경우에는, 연산 회로(15)는 상기 제어 신호를 출력하지 않고, 이 경우, 업 다운 카운터(16(1)∼16(3))로부터 출력되는 디지털값은 일정하게 유지된다. 또한, f1=f2로 되는 비교가 소정 횟수 행해진 경우에 비교를 행하는 시간 간격을 증가시키도록 제어해도 된다. 이에 의해 비교 처리의 횟수가 감소하여 발진 주파수 제어 회로(1)의 소비 전력을 억제할 수 있다.

다음으로, 업 다운 카운터(16(1)∼16(3))부터 출력되는 디지털값에 의해 VCO(11)로부터 출력되는 발진 신호의 주파수가 제어되는 구조에 대하여 설명한다. 도 2에 VCO(11)의 내부 구성을 도시하고 있다. VCO(11)는, D/A 컨버터(12(1)∼12(3))의 각각에 대응시켜 설치되는 전압 전류 변환 회로(이하, V/I 변환 회로(111(1)∼111(3))라고 함)와, V/I 변환 회로(111(1)∼111(3))의 각각으로부터 출력되는 전류 I1∼I3을 합성한 합성 전류 I를 출력하는 전류 합성 회로(112), 전류 합성 회로(112)로부터 출력되는 합성 전류 I에 따른 주파수의 발진 신호를 생성하는 전류 제어 발진 회로(113)를 포함하고 있다. 또한, 전류 제어 발진 회로에는, 멀티바이브레이터를 이용하여 구성되는 것 외에, 일본 특개2004-104655호 공보에 개시되어 있는 것 등이 있다.

D/A 컨버터(12(1)∼12(3))는, 모두 동일한 디지털값의 입력에 대하여 동일한 크기의 아날로그 전압을 출력하는 것이다. V/I 변환 회로(111(1)∼111(3))는, 각 각 입력 전압의 변화에 대한 출력 전류의 변화(기울기)가 서로 상이하다. 각 V/I 변환 회로(111(1)∼111(3))의 기울기의 크기는, V/I 변환 회로(111(1))>V/I 변환 회로(111(2))>V/I 변환 회로(111(3))의 관계이다. D/A 컨버터(12(1)∼12(3))에 의해 인가되는 입력 전압은 불연속적인 값이며, 이에 따라 결정되는 V/I 변환 회로(111(1)∼111(3))의 각각의 출력 전류도 불연속적인 값이다. 전류 합성 회로(112)는, 이와 같이 기울기가 서로 다른 3개의 V/I 변환 회로(111(1)∼111(3))의 각각으로부터 출력되는 전류 I1∼I3을 합성하고, 그 합성 전류 I=I1+I2+I3을 전류 제어 발진 회로(113)에 출력한다.

여기서 전류 제어 발진 회로(113)로부터 원하는 주파수의 발진 신호를 출력시키기 위한 합성 전류 I는, V/I 변환 회로(111(1))가 I>I1의 범위에서 합성 전류 I에 가장 가까운 전류 I1을 출력하고, V/I 변환 회로(111(2))가 I-I1>I2의 범위에서 I-I1에 가장 가까운 전류 I2를 출력하며, V/I 변환 회로(111(3))가 I-I1-I2>I3의 범위에서 가장 가까운 전류 I3을 출력함으로써 얻어진다. 즉, 연산 회로(15)는, 각 V/I 변환 회로(111(1)∼111(3))가 이러한 전류를 출력하도록 업 다운 카운터(16(1)∼16(3))를 제어한다. 업 다운 카운터(16(1)∼16(3))는, 상기 제어에 따른 디지털값을, 각각에 접속하는 D/A 컨버터(12(1)∼12(3))에 대하여 출력한다.

또한, V/I 변환 회로(111(1))와 V/I 변환 회로(111(2))의 관계에서는, V/I 변환 회로(111(2))로부터 출력되는 전류의 변역이, V/I 변환 회로(111(1))의 출력 전류의, 업 다운 카운터(16(1))로부터 출력되는 디지털값의 최소 변화량에 대한 변화량보다 크게 되도록 설정되어 있다. 이에 의해 예를 들면 소자의 변동이나 온도 변화, 노이즈, 구동 전압의 변동 등의 영향에 의해 V/I 변환 회로(111(1))가 특정한 크기의 전류를 생성할 수 없는 경우라도, V/I 변환 회로(111(2))에 의해 필요한 크기의 전류를 생성할 수 있다. 그리고 이에 의해 필요로 하는 주파수의 발진 신호를 안정적으로 생성할 수 있다. 또한, 이러한 설정은, V/I 변환 회로(111(2))와 V/I 변환 회로(111(3))의 관계에서도 마찬가지로 이루어져 있다.

도 3은 VCO(11)가 30㎑∼100㎑까지의 70㎑의 범위의 주파수의 발진 신호를 출력하는 경우에 있어서의 본 실시예의 발진 주파수 제어 회로(1)의 동작예이다. 도 3에 도시한 예에서는, D/A 컨버터(12(1))에 입력되는 디지털값을 가변하여 30㎑∼100㎑의 범위의 주파수를 선택하도록 하고 있다. 또한 D/A 컨버터(12(2))에 입력되는 디지털값을 가변하여 0∼3.9㎑의 범위의 주파수를 선택하도록 하고 있다. 또한 D/A 컨버터(12(3))에 입력되는 디지털값을 가변하여 0∼200㎐의 범위의 주파수를 선택하도록 하고 있다.

도 3에 도시한 예에서는, D/A 컨버터(12(1))에 입력되는 디지털값이 1bit 변화되면, VCO(11)가 출력하는 발진 신호의 주파수가 1.67㎑ 변화된다. 또한 D/A 컨버터(12(2))에 입력되는 디지털값이 1bit 변화되면, VCO(11)가 출력하는 발진 신호의 주파수가 93㎐ 변화된다. 또한 D/A 컨버터(12(3))에 입력되는 디지털값이 1bit 변화되면 VCO(11)가 출력하는 발진 신호의 주파수가 2.3㎐ 변화된다.

또한, 도 3에 도시한 예에서는, V/I 변환 회로(111(1))와 V/I 변환 회로(111(2))의 기울기를 조절함으로써, D/A 컨버터(12(2))에 의해 선택되는 주파수의 변역(3.9㎑)이, D/A 컨버터(12(1))에 입력되는 디지털값을 1bit 변화시킨 경우에 있어서의 발진 신호의 주파수의 변화량(1.67㎑)보다 큰 값으로 되도록 설정되어 있다. 또한 V/I 변환 회로(111(2))와 V/I 변환 회로(111(3))의 기울기를 조절함으로써, D/A 컨버터(12(3))에 의해 선택되는 주파수의 변역(200㎐)이, D/A 컨버터(12(1))에 입력되는 디지털값을 1bit 변화시킨 경우에 있어서의 발진 신호의 주파수의 변화량(93㎐)보다 큰 값으로 되도록 설정되어 있다. 이에 의해 본 실시예의 발진 주파수 제어 회로(1)는, 예를 들면 소자의 변동이나 온도 변화, 노이즈, 구동 전압의 변동 등의 영향을 받지 않고, 필요로 하는 주파수의 발진 신호를 안정적으로 생성할 수 있다.

이상에 설명한 바와 같이, 본 실시예의 발진 주파수 제어 회로(1)는, 주파수 카운터(14)의 계수값 f1과 기준 주파수 f2의 비교 결과에 따라 VCO(11)에 입력되는 아날로그 제어 전압을 생성한다. 이 때문에, 종래의 PLL 회로와 같이, 루프 필터(LPF)가 필요하지 않아, 소형화가 가능해져, 손목 시계 등의 소형의 장치에도 내장할 수 있다. 또한 외부 부착 부품이 필요하지 않은 만큼, 제조 코스트를 내릴 수 있다. 또한 루프 필터를 이용하지 않기 때문에 설계나 조정도 용이하다.

그런데, 이상에 설명한 발진 주파수 제어 회로(1)는, 발진 신호의 주파수를 결정하는 아날로그 제어 전압을 디지털값에 따라 생성하는 D/A 컨버터를, 복수의 D/A 컨버터(12(1)∼12(3))를 이용하여 구성하도록 하고 있다. 여기서 다수 비트를 아날로그 변환하는 회로를 저항 래더형의 단체의 D/A 컨버터만으로 구성하고자 하면, 스위치나 저항 소자의 수가 방대해져(예를 들면, 필요 정밀도 ±2㎐에서 70㎑ 의 범위의 주파수를 발진시키고자 하는 경우, 14bit(70000/2ⁿ=4로부터 구하는n)의 D/A 컨버터를 구성할 필요가 있음), 실장 면적의 증대나 코스트 증가가 문제로 된다. 또한 저항 래더형의 회로로 구성한 경우에는 분해능이 너무 작아(예를 들면 구동 전압이 1V인 14bit의 D/A 컨버터의 경우, 분해능은 1V/2¹⁴=61㎶), 전원 전압의 변동에 의한 영향이나 저항 소자의 저항값의 제조 변동, 노이즈 등의 영향을 받기 쉬워, 발진 신호의 주파수가 불안정하게 되기 쉽다고 하는 문제도 있다.

그러나, 본 실시예와 같이 D/A 컨버터를 복수의 D/A 컨버터(12(1)∼12(3))로 구성하고 있는 경우에는, 1개의 D/A 컨버터에 요구되는 비트 수가 적어도 되므로, D/A 컨버터를 실현하는 회로로서 R-2R형의 회로를 채용할 수 있다. 이 때문에, 스위치의 수나 저항 소자 등의 부품의 수가 적어도 되므로, 실장 면적을 작게 할 수 있다. 또한, R-2R형의 회로로 구성한 D/A 컨버터는, 저항 래더형의 회로인 경우에 비해 분해능이 작고(예를 들면 14bit의 D/A 컨버터를 구동 전압이 1V인 7bit의 D/A 컨버터 3개로 구성한 경우, 분해능은 1V/2⁷=7.8㎷), 본 실시예의 발진 주파수 제어 회로(1)는 전원 전압의 변동에 의한 영향이나 저항 소자의 저항값의 제조 변동, 노이즈 등의 영향을 받기 어려워 주파수 안정성도 우수하다.

이상의 실시예의 설명은 본 발명의 이해를 용이하게 하기 위한 것으로, 본 발명을 한정하는 것은 아니다. 본 발명은 그 취지를 일탈하지 않고, 변경, 개량될 수 있음과 함께 본 발명에는 그 등가물이 포함되는 것은 물론이다. 예를 들면, 상술한 실시예의 발진 주파수 제어 회로(1)는, 3개의 D/A 컨버터와 3개의 V/I 변환 회로를 이용하는 것이었지만, D/A 컨버터 및 V/I 변환 회로의 수는 이에 한정되는 것은 아니다.

본 발명에 따르면, 소형이며 설계나 조정이 용이한 발진 주파수 제어 회로를 제공할 수 있다.

Claims

입력되는 아날로그 제어 전압에 따른 주파수의 발진 신호를 생성하는 발진 회로로부터 출력되는, 상기 발진 신호의 주파수를 계수하는 주파수 카운터와,

입력되는 디지털값에 따라 상기 아날로그 제어 전압을 생성하는 복수의 D/A 컨버터와,

입력되는 제어 신호에 따라 상기 디지털값을 생성하는 디지털값 생성 회로와,

상기 주파수 카운터에 의해 계수되는 주파수를 기준의 주파수와 비교하여, 상기 비교의 결과에 따라 상기 디지털값 생성 회로에 입력하는 상기 제어 신호를 생성하는 연산 회로

를 구비하고,

상기 발진 회로는,

상기 각 D/A 컨버터의 각각에 대응되어 설치되는 복수의 전압/전류 변환 회로와,

상기 각 전압/전류 변환 회로의 각각으로부터 출력되는 전류를 합성한 값에 따른 주파수의 상기 발진 신호를 생성하는 전류 제어 발진 회로

를 갖고,

상기 각 전압/전류 변환 회로의 입력 전압의 변화에 대한 출력 전류의 변화가 상기 전압/전류 변환 회로마다 서로 다른 것을 특징으로 하는 발진 주파수 제어 회로.
제1항에 있어서,

상기 디지털값 생성 회로는 업 다운 카운터인 것을 특징으로 하는 발진 주파수 제어 회로.
제1항에 있어서,

상기 발진 회로를 구비하는 것을 특징으로 하는 발진 주파수 제어 회로.
삭제
삭제
제1항에 있어서,

상기 전압/전류 변환 회로로부터 출력되는 전류의 변역은, 다른 상기 전압/전류 변환 회로로부터 출력되는 전류의 상기 디지털값의 최소 변화량에 대한 변화량보다 크게 되도록 설정되어 있는 것을 특징으로 하는 발진 주파수 제어 회로.