KR960005683B1 - 전압제어발진기의 자주발진주파수 자동조정방법 및 장치 - Google Patents

전압제어발진기의 자주발진주파수 자동조정방법 및 장치 Download PDF

Info

Publication number
KR960005683B1
KR960005683B1 KR1019930020367A KR930020367A KR960005683B1 KR 960005683 B1 KR960005683 B1 KR 960005683B1 KR 1019930020367 A KR1019930020367 A KR 1019930020367A KR 930020367 A KR930020367 A KR 930020367A KR 960005683 B1 KR960005683 B1 KR 960005683B1
Authority
KR
South Korea
Prior art keywords
current
controlled oscillator
voltage controlled
output
bit
Prior art date
Application number
KR1019930020367A
Other languages
English (en)
Other versions
KR950010330A (ko
Inventor
정덕영
Original Assignee
삼성전자주식회사
김광호
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사, 김광호 filed Critical 삼성전자주식회사
Priority to KR1019930020367A priority Critical patent/KR960005683B1/ko
Publication of KR950010330A publication Critical patent/KR950010330A/ko
Application granted granted Critical
Publication of KR960005683B1 publication Critical patent/KR960005683B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/187—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
    • H03L7/189—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop comprising a D/A converter for generating a coarse tuning voltage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

내용 없음.

Description

전압제어발진기의 자주발진주파수 자동조정방법 및 장치
제 1 도는 종래의 전압제어발진기의 자주발진주파수를 자동조정하는 장치를 도시한 블럭도이고,
제 2 도는 본 발명에 의한 전압제어발진기의 자주발진주파수 자동조정장치를 도시한 블럭도이고,
제3a도는 본 발명에 의한 전압제어발진기의 주파수-전류(F-I)특성의 예를 도시한 그래프이고,
제3b도는 본 발명에 의한 전압제어발진기의 카운트값-전류(N-I)특성의 예를 도시한 그래프이고,
제4a~4d도는 제 2 도의 타이밍발생기에서 발생되는 타이밍신호를 도시한 타이밍도이고,
제 5 도는 제 2 도의 디지탈-아날로그변환기를 도시한 개략도이고,
제 6 도는 본 발명에 의한 전압제어발진기의 자주발진주파수 자동조정방법의 흐름을 보여주는 흐름도이고,
제 7 도는 본 발명의 다른 실시예인 위상동기장치의 자주발진주파수 자동조정장치를 도시한 블럭도이다.
본 발명은 전압제어발진기의 자주발진주파수 자동조정장치 및 방법에 관한 것으로, 특히 정규화 비트를 이용하여 전압제어발진기의 제어전류를 조절하는 전압제어발진기의 자주발진주파수 자동조정장치 및 방법에 관한 것이다.
일반적으로 잘 알려진 바와 같이 위상동기장치(PLL : Phase Locked Loop)는 위상비교기, 루프필터 및 전압제어발진기(VCO : Voltage Controlled Oscillator)를 기본 구성으로 한다. 여기서 전압제어발진기(VCO)는 직접회로(IC)화가 용이한 에미터결합형 멀티바이브레이터방식을 많이 사용한다. 통상 에미터결합형 멀티바이브레이터방식의 전압제어발진기는 잘 알려져 있고, 특히 한국 특허 공고번호 제90-3073(공고일 : 1990. 5. 7)로 이미 공고된 바 있다.
제 1 도는 종래의 전압제어발진기의 자주발진주파수 자동조정장치를 도시한 블럭도로서, 공고번호 제90-3037로 공고된 '전압제어발진기 및 그것을 이용한 위상동기장치'의 제 3 실시예와 유사하다. 제 1 도에 있어서, 위상동기장치(PLL)는 입력단자(1), 타이머(2), 위상비교기(3), 시간전류(T/I)변환회로(4), 전류가산회로(5), 전압제어발진기(6), 트리밍제어장치(7), 분압회로(8) 및 정전류회로(9)를 구비한다. 제 1 도에 있어서, 타이머(2)는 클럭입력단자로 입력되는 VCO출력펄스를 카운트하여 소정의 카운터단의 카운트수가 넘을때까지 리셋신호(즉, 단자(1)로 입력되는 입력신호)가 입력되지 않으면, 타임아웃신호를 시간전류(T/I)변환회로(4)로 출력하고 T/I변환회로(4)의 출력을 차단한다. 위상비교기(3)는 입력신호와 전압제어발진기(6)의 출력을 비교하여 그 위상차에 해당하는 업다운펄스를 T/I변환회로(4)로 출력한다. T/I변환회로(4)는 업다운 펄스를 차동 적분하여 전류로 변환하여 전류가산기(5)로 출력한다. 여기서 ±△I는 입력신호와 VCO의 출력신호와의 차에 따른 전류의 변화를 나타낸다. 전류가산회로(5)는 T/I변환회로(4)의 출력전류와 정전류회로(9)의 출력전류를 합하여 전압제어발진기(6)로 출력한다. 전압제어발진기(6)는 입력신호가 없을 경우에 정전류회로(9)의 I0에 따른 자주발진주파수(free running frequency : f0)를 발진하고, 입력신호가 입력되면 전압제어발진기(6)의 출력과 비교하여 그 차에 따른 제어전류를 전류가산기(5)로부터 입력하여 입력신호에 동기된 발진주파수를 출력한다. 트리밍제어장치(7), 분압회로(8) 및 정전류회로(9)로 구성되는 트리밍회로는 전압제어발진기(6)의 출력을 입력하여 전압제어발진기(6)의 발진특성이 각종 요인에 의해 변동하는 것을 보상하도록 한다. 즉, 트리밍제어장치(내부에 로직 테스터를 포함한다)(7)는 조정시에만 사용되며, 전압제어발진기(6)의 출력을 입력하여 항시 안정된 자주발진주파수를 유지하도록 분압회로(8)의 롬에 트리밍값(입력 코드 N)을 쓰고 확인한다. 정전류회로(9)는 분압회로(8)에 설정된 분압비에 따른 전압을 입력하여 자주발진주파수를 발진하기 위한 제어전류 I0를 발생한다. 이와 같이 종래의 전압제어발진기의 자주발진주파수 자동조정장치 및 방법(트리밍이라고도 한다)은 T/I변환회로(4)의 출력을 차단한 상태에서, 전압제어발진기(6)의 자주발진 출력을 트리밍제어장치(7)가 체크하여 소정의 오차범위안에 들때까지 의사기입 입력코드(N)의 값을 변화시키면서 반복하여 조정하였다. 만일 소정의 오차범위안에 들면, 설정된 코드값을 분압회로(8)의 롬에 잽핑(Zapping)하여 전압제어발진기의 자주발진주파수를 고정하였다. 따라서 종래의 전압제어발진기의 자주발진주파수 자동조정장치 및 방법은 조정을 완료하기까지 시간이 많이 소요되는 문제점이 있었다.
따라서 본 발명의 목적은 상기와 같은 종래의 문제점을 해결하기 위하여 한번에 조정을 완료하여 조정시간을 단축할 수 있는 전압제어발진기의 자주발진주파수 자동조정장치를 제공하는데 있다.
본 발명의 다른 목적은 상기와 같은 종래의 문제점을 해결하기 위하여 한번에 조정을 완료하여 조정시간을 단축할 수 있는 전압제어발진기의 자주발진주파수 자동조정방법을 제공하는데 있다.
본 발명의 또 다른 목적은 전원이 새로 공급될때마다 매번 조정을 수행하여 파라메터의 변경에 따라 새로이 조정을 수행할 수 있는 전원온리셋기능을 가지는 위상동기장치의 자주발진주파수 자동조정장치를 제공하는데 있다.
상기의 목적을 달성하기 위한 본 발명에 따른 전압제어발진기의 자주발진주파수 자동조정장치는 전압제어발진기 ; 상기 자동조정장치에 전원이 인가되면, 카운트인에이블신호와 래치신호를 발생하는 타이밍발생기 ; 상기 타이밍발생기로부터 출력되는 카운트인에이블신호에 따라 소정의 시간동안 상기 전압제어발진기로부터 출력되는 주파수의 갯수를 카운트하는 카운터 ; 상기 카운터에서 출력되는 주파수의 갯수에서 프리셋된 기준카운트값을 감산하여 부호비트와 전류정규화 비트를 출력하는 디지탈 연산기 ; 상기 타이밍발생기로부터 출력된 래치신호에 따라 상기 디지탈 연산기의 출력을 래치하는 래치회로 ; 및 상기 래치회로에 래치된 전류정규화 비트 및 부호비트를 제어전류로 변환하여 상기 전압제어발진기에 출력하는 디지탈-아날로그변환기를 포함하는 것이 바람직하다.
상기 전압제어발진기의 자주발진주파수 자동조정장치에 있어서, 상기 전압제어발진기는 상기 디지탈-아날로그변환기로부터 출력된 부호비트에 따라 전류소스나 전류싱크가 활성화되고, 전류정규화 비트에 따라 해당 비트의 전류소스나 전류싱크가 온오프되는 제어전류를 입력하여 항상 일정한 발진주파수를 조정하는 것을 특징으로 한다.
상기 전압제어발진기의 자주발진주파수 자동조정장치에 있어서, 상기 디지탈-아날로그변환기는 n비트의 전류정규화 비트에 따라 연결 혹은 차단되는 n개의 스위치 ; 전류정규화 과정에서 결정된 크기의 전류를 발생하고 상기 스위치와 부호비트에 따라 활성화되는 n개의 전류소스 ; 및 전류정규화 과정에서 결정된 크기의 전류를 싱크하고 상기 스위치와 부호비트에 따라 활성화되는 n개의 전류싱크를 포함하는 것이 바람직하다.
상기 디지탈-아날로그변환기에 있어서, 상기 스위치는 상기 전류정규화 비트에 따라 해당 비트의 전류소스를 연결 혹은 차단하는 전류소스 스위치와; 상기 정규화 비트에 따라 해당 비트의 전류싱크를 연결 혹은 차단하는 전류싱크 스위치를 포함하는 것이 바람직하다.
본 발명에 있어서, 상기 디지탈 연산기에 입력되는 기준카운트값은 상기 전압제어발진기의 자주발진주파수와 초기전류와 카운트시간(T)에 따라 결정되는 것을 특징으로 한다.
상기의 다른 목적을 달성하기 위한 본 발명에 따른 전압제어발진기의 출력을 카운트하는 카운터와, 상기 카운터의 출력을 기준카운트값과 연산하는 디지탈연산기와, 상기 디지탈연산기의 출력을 래치한 후 전류로 변환하는 디지탈-아날로그변환기를 포함하여 상기 전압제어발진기의 자주발진주파수를 자동으로 조정하는 전압제어발진기의 자주발진주파수 자동조정방법은 상기 전압제어발진기의 자주발진주파수와 초기전류(I0)에 따라 기준카운트값(N0)과 소정의 카운트시간(T)을 설정하는 초기값 설정단계 ; 상기 초기값 설정단계에서 설정한 기준카운트값에 따라 초기전류를 정규화하는 정규화 단계 ; 전원이 온되면 상기 전압제어발진기로부터 출력되는 주파수의 갯수를 초기값 설정단계에서 설정한 소정의 카운터 시간동안 카운트하는 카운트단계 ; 상기 카운트단계에서 카운트한 값(Nx)에서 상기 초기값 설정단계에서 설정한 기준카운트값(N0)을 감산하여 부호비트 및 전류정규화 비트를 구하는 연산단계 ; 및 상기 연산단계의 결과를 래치하여 부호비트에 따라 전류소스나 전류싱크를 활성화하고, 전류정규화 비트에 따라 해당하는 전류소스나 전류싱크를 온오프하여 제어전류로 변환하는 디지탈-아날로그 변환단계를 포함하는 것이 바람직하다.
본 발명에 있어서, 상기 디지탈-아날로그 변환단계에서 출력되는 제어전류는 상기 연산단계에서 연산된 결과 부호비트가 '-'이면 전류소스비트를 활성화시키고, '+'이면 전류싱크비트를 활성화시키는 것을 특징으로 한다.
상기의 또 다른 목적을 달성하기 위한 본 발명에 따른 위상동기장치의 자주발진주파수 자동조정장치는 전압제어발진기 ; 상기 전압제어발진기에서 출력되는 신호와 정상동작모드에서 입력되는 신호를 비교하여 그 차를 출력하는 위상비교기 ; 상기 위상비교기에서 출력되는 신호를 제어전류로 변환하여 출력하는 루프필터; 전원이 온되면 자동조정모드의 타이밍신호를 발생하는 전원온리셋(POR)신호, 카운트인에이블신호 및 래치신호를 발생하는 타이밍발생기 ; 상기 전원온리셋신호가 입력되어 자동조정모드가 되면, 상기 타이밍발생기로부터 출력된 카운트인에이블신호에 의해 상기 전압제어발진기에서 출력되는 주파수를 카운트하는 카운터 ; 상기 카운터에서 카운트된 주파수의 갯수에서 프리셋된 기준카운트값을 감산하여 부호비트 및 전류정규화 비트를 출력하는 디지탈 연산기 ; 상기 디지탈 연산기의 출력을 상기 타이밍발생기로부터 출력되는 래치신호에 따라 래치하는 래치신호 ; 상기 래치회로에 래치된 부호비트에 따라 전류소스나 전류싱크를 활성화하고, 전류정규화 비트에 따라 해당 비트의 전류소스나 전류싱크를 온오프하여 제어전류로 변환하는 디지탈-아날로그변환기 ; 및 상기 루프필터의 출력과 상기 아날로그-디지탈변환기의 출력을 가산하는 전류가산기를 포함하는 것이 바람직하다.
본 발명에 따른 위상동기장치의 자주발진주파수 자동조정장치에 있어서, 상기 타이밍발생기로부터 출력되는 전원온리셋신호에 따라, 상기 위상비교기에 입력되는 입력신호를 차단/연결하는 제 1 스위치와, 상기 타이밍발생기로부터 출력되는 전원온리셋신호에 따라, 상기 카운터에 입력되는 상기 전압제어발진기의 출력을 연결/차단하는 제 2 스위치를 포함하는 것이 바람직하다.
상기 위상동기장치의 자주발진주파수 자동조정장치에 있어서, 상기 제 1 스위치는 상기 타이밍발생기로부터 전원온리셋신호가 입력되는 자동조정모드에서 상기 위상비교기에 입력되는 신호를 차단되는 것을 특징으로 한다.
상기 위상동기장치의 자주발진주파수 자동조정장치에 있어서, 상기 제 2 스위치는 상기 타이밍발생기로부터 전원온리셋신호가 입력되지 않는 정상모드에서는 상기 전압제어발진기에서 상기 카운터를 출력되는 신호를 차단하는 것을 특징으로 한다.
이어서, 첨부한 도면을 참조하여 본 발명의 장치 및 방법을 상세히 설명하기로 한다.
제 2 도는 본 발명에 의한 전압제어발진기의 자주발진주파수 자동조정장치를 도시한 블럭도로서, 전압제어발진기(14), 카운터(16), 디지탈 연산기(18), 타이밍발생기(20), 래치(22) 및 디지탈-아날로그(D/A)변환기(24)를 구비한다.
일반적으로 에미터결합형 멀티바이브레이터방식에 의한 전압제어발진기(VCO)의 자주발진주파수(free running frequency) f는
이다.
여기서, C0는 전압제어발진기에 사용되는 커패시터의 용량을 나타내고, I0는 상기 커패시터에 충방전되는 전류이고, △V는 상기 커패시터의 전압스윙(swing) 폭이다. 따라서, VCO의 자주발진주파수는 VCO의 커패시터와 전압과 전류의 함수이다. 이와 같은 전압제어발진기에 있어서, △V는 IC회로에서 밴드 갭 레퍼런스(band gap reference)등을 사용하여 상대적으로 정확한 값으로 고정시킬 수 있다. 그러나 위 식<1>에서와 같이 C0나 I0는 절대적인 값이기 때문에 상대적인 비율로 상쇄시킬 수가 없다. 이런 이유로 자주발진주파수를 조정할 필요성이 대두된다. 한편 식<1>에 있어서, VCO의 자주발진주파수를 결정하는 여러 파라메터중에서 IC설계상으로 △V는 정확한 값을 가져갈 수 있다. 즉, IC회로로 정전압원의 구현은 상대적으로 용이한 반면에, 정전류원은 저항의 함수가 되기 때문에 구현하기 어렵다. 또한 커패시터는 모놀리식 칩 외부에 있지 않는 한 조정이 어렵고(내부에 있을 경우에도 조정이 가능하나 많은 면적을 차지하므로 사용되지 않는다), 외부에 있을 경우에는 잡음등의 문제가 있다. 따라서, 통상적으로 I0전류를 조정하는 것이 가장 실제적이다.
한편, 집적회로 제조공정에서는 저항은 ±15%로 관리되고, 커패시터도 ±15%로 관리되므로 전체적으로 변할 수 있는 폭은 ±30%가 된다. 따라서 VCO의 발진주파수는 ±30%로 변화한다고 볼 수 있다. 본 발명에서는 이러한 변화폭을 95% 이내로 줄일 수 있는 장치 및 방법을 제공한다.
제3a도는 제 2 도의 전압제어발진기의 전류에 따른 발진주파수의 특성을 도시한 그래프이다. 제3a도에 있어서, 횡축은 전류(I)를 나타내고, 종축은 발진주파수(F)를 나타낸다. 그래프에서 보여지는 바와 같이 전류와 주파수의 이상적인 특성은 선형적(linear)이고, 전류가 증가함에 따라 주파수도 증가하는 특성을 가진다. 이것은 식<1>에 의해서도 알 수 있다. 따라서 VCO를 설계할때 외부의 입력이 없을 경우, 스스로 발진하는 주파수(즉, 자주발진주파수)는 전류 I0에 의해 F0인 것을 알 수 있다. 또한 집적회로 제조공정상의 관리기준에 의해 점선으로 표시한 바와 같이 주파수-전류(F-I) 그래프의 특성이 변화하게 된다.
전압제어발진기의 자주발진주파수는 제조공정에 관계없이 일정한 주파수로 발진하는 것이 바람직하므로 제조공정상의 이러한 오차는 보상되어야 한다. 따라서 본 발명에서는 위에서 언급한 바와 같이 공정상 변화요인이 가장 많은 전류(I)를 조정하여 자주발진주파수를 안정화한다. 즉, 자주발진주파수를 결정하는 초기 전류(I0)를 카운트값으로 측정하여 항시 일정한 값을 유지하도록 조정한다.
제3b도는 제3a도와 같은 주파수-전류(F-I)특성의 그래프를 카운트값-전류(N-I)특성으로 변환하여 도시한 그래프이다. 즉, 전압제어발진기(14)의 주파수-전류(F-I)특성을 본 발명에 의해 소정시간(T)동안 발진주파수를 카운트한 카운트값(N)과 전류(I)의 관계로 변환한 것이다. 제3b도에 있어서, 횡축은 전류(I)를 나타내고, 종축은 카운트값(N)을 나타낸다. 제3b도의 특성 그래프를 보면, 카운트값(N)과 전류(I)의 관계는 선형적(linear)인 것을 알 수 있고, 전류(I)가 증가하면 카운트값(N)이 증가하는 것을 알 수 있다. 실제적으로 소정시간(T)동안에 카운트한 카운트값(N)은 발진주파수(F)와 비례한다. 즉, 주파수(F)가 낮아지면 카운트값(N)은 작아지고, 주파수(F)가 높아지면 카운트값(N)은 커지게 된다. 제3A도에서 명백히 보여주듯이 주파수(F)와 전류(I)는 선형적인 특성을 가지고 있다. 따라서 카운트값(N)과 전류(I)의 관계도 선형적인 관계를 가지게 된다. 제3b도의 그래프에서 전류 I0일때 기준카운트값은 N0이다.
제4a~4d도는 제 2 도의 타이밍발생장치에서 발생하는 타이밍신호를 도시한 타이밍도이다. 제4a도는 본 발명의 장치에 공급되는 전원(POWER)의 타이밍를 도시한 것으로, 오프상태(로우)에 있다가 온(하이)되는 것을 나타낸다. 제4b도는 제4a도의 전원이 온되면서 일정기간 동안 실행하는 전원온리셋(POR)의 타이밍을 나타낸 것이다. 즉, 전원이 오프되었다가 온되면 로우에서 하이로 전환하여 VCO를 사용하는 시스템이 정상 동작하기 전에 먼저 VCO의 자주발진주파수를 자동으로 조정하고 다시 로우로 돌아온다. 이와 같이 하이인 구간을 전원온리셋(POR)구간이라 하며, 전원이 오프되었다가 온될때마다 한번 수행한다. 제4c도는 POR구간 안에 발생되는 카운트인에이블신호로서 '하이'인 소정시간(T)동안 카운터(16)를 작동시켜 전압제어발진기(14)의 출력을 카운트하도록 한다. 이 시간(T)은 초기값을 설정할 때 N0를 결정하는 매우 중요한 요소로서, 정확도가 요구된다. 제4d도는 래치신호의 타이밍을 도시한 것으로, 카운트가 종료하면 곧 바로 '하이'펄스를 출력하여 디지탈 연산기(18)가 초기 설정된 기준카운트값(N0)과 카운터가 출력한 측정카운트값(Nx)을 연산한 결과(이를 부호비트와 정규화 비트라고 하기로 한다)를 래치하여 다음 조정시까지 그 값을 계속 유지토록 한다.
제 5 도는 제 2 도의 디지탈-아날로그(D/A)변환기를 도시한 개략도로서, 래치의 출력(정규화 비트 및 부호비트)을 아날로그 전류로 변환한다. 디지탈-아날로그변환기(24)는 정규화 비트수(n비트라고 하자)만큼, 즉 n개의 스위치를 가진 정전류원과 n개의 스위치를 가진 정전류싱크를 구비하여 디지탈 연산기(18)의 연산결과에 따른 부호비트와 정규화 비트에 따라 해당 스위치를 온오프하여 전류를 출력한다. 즉, 정규화 비트가 0이면 해당 비트의 전류원이나 전류싱크를 오프하고, 1이면 부호에 따라 +이면 전류싱크를 온하고, -이면 전류소스를 온한다. 한편 각각의 전류원과 전류싱크는 본 발명에 의한 정규화 과정에서 전류값의 크기가 결정된다. 즉, 각 비트에 해당하는 전류원의 전류크기는 초기화 과정에서 기준카운트값 N0와 초기전류 I0에 의해 정해진다. 예를 들어 정규화 비트를 8비트라 하고, N0를 '0011010(44)'라 하고, I0를 xuA라 하면, 다음 표<1>과 같이 I0~I7, I0'~I7'가 정해진다.
[표 1]
표<1>에 있어서, 정규화 비트 D0에 관련된 전류소스(I0)와 전류싱크(I0')의 크기는이고, D7과 관련된 전류소스(I7)와 전류싱크(I7')의 크기는이다.
제 2 도~제 5 도에 있어서, 전압제어발진기(14)의 출력은 카운터(16)에서 타이밍발생기(20)의 타이밍제어에 따라 소정시간(T)동안 카운트되어 카운트값(Nx)를 디지탈 연산기(18)로 출력한다. 디지탈 연산기(18)는 초기화 과정에서 결정된 기준카운트값(N0)을 단자 28로 입력하여 프리셋(preset)하고 있다가 카운터(16)의 출력 Nx가 입력되면, 이 값에서 기준값 N0를 빼는 연산을 하여 그 결과를 부호와 함께 래치(22)로 출력한다. 래치(22)는 타이밍발생기(20)의 래치신호에 따라 디지탈 연산기(18)의 출력을 래치하여 다음 조정때까지 유지하고 있다. D/A변환기(24)는 래치된 디지탈 연산기(18)의 출력(정규화 비트 및 부호비트)을 입력하여 제어전류로 변환하여 전압제어발진기(14)로 출력한다. 따라서 전압제어발진기(18)는 발진출력신호와 기준신호의 차에 해당하는 제어전류를 입력하여 발진주파수를 조정하므로서, 항시 일정한 자주발진주파수를 발진하도록 한다. 타이밍발생기(20)는 전원이 온되는 순간부터 전원온리셋(POR)구간에서 자동조정이 수행되도록 각종 타이밍을 제공한다. 특히, 카운터인에이블구간(T)은 정확한 시간이 요구되므로 타임 베이스용 클럭은 크리스탈이나 세라믹 레소네이터(ceramic resornator)를 이용한 발진기를 사용하는 것이 바람직하다. 카운트를 완료한 후에는 VCO(18)의 자주발진주파수를 측정한 데이타와 프리셋된 값과의 연산결과를 계속 유지시키기 위하여 래치신호가 필요하다.
한편, 디지탈 연산기(18)의 프리셋되는 값인 기준시간(T)에 들어올 중심 자주발진주파수의 갯수는 N0로 표현된다. 이때 필요한 전류값은 I0가 되므로 이에 대한 전류의 양자화 값은 다음 표<2>와 같이 정규화시킨다.
[표 2]
표<2>에 있어서, N0=44이고, I0=x uA일 경우로서, T구간에 들어와야 할 자주발진주파수의 클럭수가 44이므로 그때의 설계된 VCO의 I0값을 정규화시키면 각 비트당 전류량은가 된다.
단 이때의 조건은 VCO(14)의 주파수-전류(F-I) 그래프가 선형이어야 한다는 것이고, 이러한 조건은 회로 구현시 쉽게 달성될 수 있다. 이와 같이 프리셋된 N0값과 계수된 카운트값 Nx와의 차를 전류정규화 비트라 한다. 이값은 위에서 설명한대로 각 비트에 전류량이 설정되어 있으므로 '+'이든 '-'이든 관계없이 차이가 나는 절대값인 전류량을 표시하게 된다. 따라서 디지탈 연산기의 연산결과, 부호비트가 '+'인 경우 전류싱크를 인에이블시켜주고, '-'인 경우 전류소스를 인에이블시켜준다. 이상에서 설명한 장치의 동작을 예를 들어 설명하면 다음과 같다. 먼저 정규화 비트수(n)가 8비트이고, I0가 100uA이고, N0가 44로 설정되었다 가정하고, 공정산포에 의해 I0가 15% 증가하여 115uA가 되었다고 가정하자. 이때 F0는 VCO가 리니어하다고 가정하였으므로 15% 업되어 자주발진주파수가 발생되고, 이를 카운트한 값도 15% 업되어 Nx는 약 51이 될 것이다. 이를 디지탈 연산기에서 연산하면,
(디지탈 연산기의 출력, 정규화 비트)가 된다.
따라서, 전류정규화 비트가 '00000111'이 되고, 부호비트는 +이므로 전류싱크비트를 인에이블하여 전류를 감소하도록 한다. 즉, 전류정규화 비트에 의해 디지탈-아날로그변환기(24)의 정류싱크 I0', I1', I2'가 온되어, 표<1>에서와 같이만큼 감소시켜 보정하게 된다. 따라서 반복적인 측정과 테스트는 불필요하고, 한번에 자동조정과정을 수행하여 완료할 수 있다.
제 6 도는 본 발명에 의한 전압제어발진기의 자주발진주파수를 자동으로 조정하는 방법을 도시한 흐름도이다. 제 6 도에 있어서, 40은 초기값 설정단계로서 전압제어발진기의 설계과정에서 자주발진주파수(F0)와 초기전류치(I0)와 카운트할 시간(T)과 기준카운트값(T)을 설정한다. 특히 이러한 초기값중 본 발명과 관련하여 N0와 T를 정확히 설정할 필요가 있다. 42는 정규화 단계로서 초기값을 설정하는 단계가 종료하면, 설정된 I0와 N0에 따라 디지탈-아날로그변환기의 각 전류소스와 전류싱크의 크기를 각 비트별로 정규화한다. 즉 정규화 비트의 위치에 따른 특정한 값을 각각 할당한다. 44는 카운트단계로서 전원이 온되면 타이밍발생기의 전원온리셋 기간동안에 소정의 시간(T)동안 전압제어발진기(VCO)의 출력을 카운트하여 Nx를 구한다. 46은 연산단계로서 카운트단계에서 카운트한 값에서 디지탈 연산기에 설정된 기준값을 뺀다. 48은 부호 판단단계로서 연산단계에서 연산한 결과의 부호를 판단하여 '-'부호이면(즉, Nx<N0)이면 디지탈-아날로그변환기의 전류소스비트를 활성화하고, '+'부호이면(즉, Nx>N0)이면 디지탈-아날로그변환기의 전류싱크비트를 활성화한다. 즉, Nx<N0이면, 제3b도에서와 같이 전류가 기준전류보다 작아서 주파수가 낮아졌으므로 그 차만큼의 전류소스를 온하여 전류를 증가시키고, Nx>N0이면, 제3b도에서와 같이 전류가 기준전류보다 커서 주파수가 높아졌으므로 그 차만큼의 전류싱크를 온하여 전류를 감소시킨다. 50은 부호판단단계에서 부호가 '-'일 경우 전류소스비트를 활성화하는 단계를 나타내고, 52는 부호판단단계에서 부호가 '+'일 경우 전류싱크비트를 활성화하는 단계를 나타낸다. 54는 디지탈-아날로그 변환단계로서 연산단계에서 연산한 결과, 즉 정규화 비트를 전류로 변환한다.
제 7 도는 본 발명에 의한 위상동기장치(PLL)을 도시한 블럭도로서, 입력단자(1), 제 1 스위치(SW1), 위상비교기(10), 루프필터(12), 전압제어발진기(14), 제 2 스위치(SW2), 카운터(16), 디지탈 연산기(18), 타이밍 발생기(20), 래치(22), D/A변환기(24), 전류가산기(26) 및 출력단자(28)를 구비한다. 먼저 정상동작모드에 있어서, 입력단자(1)를 통해 입력신호를 위상비교기(10)로 입력한다. 위상비교기(10)는 전압제어발진기(14)의 출력과 입력신호를 비교하여 그 차를 루프필터(12)로 출력하고, 루프필터(12)는 이를 제어전류로 변환하여 전류가산기(26)를 통해 전압제어발진기(14)로 출력한다. 따라서 PLL은 전압제어발진기(14)의 발진주파수를 입력신호에 동기시킨다. 한편 위에서 언급한 바와 같이 전압제어발진기(14)는 제조공정상의 파라메터변동에 의해 자주발진주파수가 변동하게 된다. 따라서 자동조정모드를 두어 전원 온후 전원온리셋기간(POR구간)에 전압제어발진기(14)의 자주발진주파수를 조정한다. 즉, 타이밍발생기(20)는 매번 전원이 온될 때마다 제4b~제4d도에 해당하는 타이밍신호를 발생하여 자동조정한다. 자동조정모드인 POR구간에서는 제 1 스위치(SW1)를 오프하여 입력신호를 차단하고, 제 2 스위치(SW2)를 온하여 자동조정을 수행한다. 자동조정이 끝나면(POR구간이 끝나면) 정상동작모드가 되어 제 1 스위치(SW1)를 온하고, 제 2 스위치(SW2)를 오프한다. 한편 자동조정모드에서 조정된 값은 래치되어 다음 조정될 때까지 유지된다. 이와 같이 본 발명에 의한 PLL은 자동조정모드에서 제조공정상의 파라메터변동을 신속하게 보상하여 안정된 동작을 하도록 한다. 제 7 도에 있어서, 위상비교기(10) 및 루프필터(12)는 이미 잘 알려진 바와 같고, 전압제어발진기(14), 카운터(16), 디지탈연산기(18), 타이밍발생기(20), 래치(22) 및 D/A변환기(24)는 앞서 설명한 바와 같다. 전류가산기(26)는 디지탈-아날로그변환기(18)의 출력과 루프필터(12)의 출력을 합하여 전압제어발진기(14)로 출력한다.
이상에서 살펴본 바와 같이 본 발명의 장치는 전압제어발진기의 자주발진주파수를 신속하게 자동으로 조정하는 효과가 있고, 위상동기장치에 사용되어 전원이 온될 때마다 자주발진주파수를 조정하여 제조공정상 파라메터 변동을 상쇄하여 안정되고 정확한 주파수 특성을 가지도록 하는 효과가 있다.

Claims (11)

  1. 전압제어발진기의 자주발진주파수 자동조정장치에 있어서, 전압제어발진기 ; 상기 자동조정장치에 전원이 인가되면, 카운트인에이블신호와 래치신호를 발생하는 타이밍발생기 ; 상기 타이밍발생기로부터 출력되는 카운트인에이블신호에 따라 소정의 시간동안 상기 전압제어발진기로부터 출력되는 주파수의 갯수를 카운트하는 카운터 ; 상기 카운터에서 출력되는 주파수의 갯수에서 프리셋된 기준카운트값을 감산하여 부호비트와 전류정규화 비트를 출력하는 디지탈 연산기 ; 상기 타이밍발생기로부터 출력된 래치신호에 따라 상기 디지탈 연산기의 출력을 래치하는 래치회로 ; 및 상기 래치회로에 래치된 전류정규화 비트 및 부호비트를 제어전류로 변환하여 상기 전압제어발진기에 출력하는 디지탈-아날로그변환기를 포함하는 전압제어발진기의 자주발진주파수 자동조정장치.
  2. 제 1 항에 있어서, 상기 디지탈-아날로그변환기는 n비트의 전류정규화 비트에 따라 연결 혹은 차단되는 n개의 스위치 ; 전류정규화 과정에서 결정된 크기의 전류를 발생하고 상기 스위치와 부호비트에 따라 활성화되는 n개의 전류소스 ; 및 전류정규화 과정에서 결정된 크기의 전류를 싱크하고 상기 스위치와 부호비트에 따라 활성화되는 n개의 전류싱크를 포함하는 것을 특징으로 하는 전압제어발진기의 자주발진주파수 자동조정장치.
  3. 제 2 항에 있어서, 상기 스위치는 상기 전류정규화 비트에 따라 해당 비트의 전류소스를 연결 혹은 차단하는 전류소스 스위치와; 상기 전류정규화 비트에 따라 해당 비트의 전류싱크를 연결 혹은 차단하는 전류싱크 스위치를 포함하는 것을 특징으로 하는 전압제어발진기의 자주발진주파수 자동조정장치.
  4. 제 1 항에 있어서, 상기 디지탈 연산기에 입력되는 기준카운트값은 상기 전압제어발진기의 자주발진주파수와 초기전류와 카운트시간(T)에 따라 결정되는 것을 특징으로 하는 전압제어발진기의 자주발진주파수 자동제어장치.
  5. 전압제어발진기의 출력을 카운트하는 카운터와, 상기 카운터의 출력을 기준카운트값과 연산하는 디지탈연산기와, 상기 디지탈연산기의 출력을 래치한 후 전류로 변환하는 디지탈-아날로그변환기를 포함하여 상기 전압제어발진기의 자주발진주파수를 자동으로 조정하는 전압제어발진기의 자주발진주파수 자동조정방법에 있어서, 상기 전압제어발진기의 자주발진주파수와 초기전류(I0)에 따라 기준카운트값(N0)과 소정의 카운트시간(T)을 설정하는 초기값 설정단계 ; 상기 초기값 설정단계에서 설정한 기준카운트값에 따라 초기전류를 정규화하는 정규화 단계 ; 전원이 온되면 상기 전압제어발진기로부터 출력되는 주파수의 갯수를 초기값 설정단계에서 설정한 소정의 카운터 시간동안 카운트하는 카운트단계 ; 상기 카운트단계에서 카운트한 값(Nx)에서 상기 초기값 설정단계에서 설정한 기준카운트값(N0)을 감산하여 부호비트 및 전류정규화 비트를 구하는 연산단계 ; 및 상기 연산단계의 결과를 래치하여 부호비트에 따라 전류소스나 전류싱크를 활성화하고, 전류정규화 비트에 따라 해당하는 전류소스나 전류싱크를 온오프하여 제어전류로 변환하는 디지탈-아날로그 변환단계를 포함하는 전압제어발진기의 자주발진주파수 자동조정방법.
  6. 위상동기장치의 자주발진주파수 자동조정장치에 있어서, 전압제어발진기 ; 상기 전압제어발진기에서 출력되는 신호와 정상동작모드에서 입력되는 신호를 비교하여 그 차를 출력하는 위상비교기 ; 상기 위상비교기에서 출력되는 신호를 제어전류로 변환하여 출력하는 루프필터; 전원이 온되면 자동조정모드의 타이밍신호를 발생하는 전원온리셋(POR)신호, 카운트인에이블신호 및 래치신호를 발생하는 타이밍발생기 ; 상기 전원온리셋신호가 입력되어 자동조정모드가 되면, 상기 타이밍발생기로부터 출력된 카운트인에이블신호에 의해 상기 전압제어발진기에서 출력되는 주파수를 카운트하는 카운터 ; 상기 카운터에서 카운트된 주파수의 갯수에서 프리셋된 기준카운트값을 감산하여 부호비트 및 전류정규화 비트를 출력하는 디지탈 연산기 ; 상기 디지탈 연산기의 출력을 상기 타이밍발생기로부터 출력되는 래치신호에 따라 래치하는 래치신호 ; 상기 래치회로에 래치된 부호비트에 따라 전류소스나 전류싱크를 활성화하고, 전류정규화 비트에 따라 해당 비트의 전류소스나 전류싱크를 온오프하여 제어전류로 변환하는 디지탈-아날로그변환기 ; 및 상기 루프필터의 출력과 상기 아날로그-디지탈변환기의 출력을 가산하는 전류가산기를 포함하는 위상동기장치의 자주발진주파수 자동조정장치.
  7. 제 6 항에 있어서, 상기 타이밍발생기로부터 출력되는 전원온리셋신호에 따라, 상기 위상비교기에 입력되는 입력신호를 차단/연결하는 제 1 스위치와, 상기 타이밍발생기로부터 출력되는 전원온리셋신호에 따라, 상기 카운터에 입력되는 상기 전압제어발진기의 출력을 연결/차단하는 제 2 스위치를 포함하는 것을 특징으로 하는 위상동기장치의 자주발진주파수 자동조정장치.
  8. 제 1 항에 있어서, 상기 전압제어발진기는 상기 디지탈-아날로그변환기로부터 출력된 부호비트에 따라 전류소스나 전류싱크가 활성화되고, 전류정규화 비트에 따라 해당 비트의 전류소스나 전류싱크가 온오프되는 제어전류를 입력하여 항상 일정한 발진주파수를 조정하는 것을 특징으로 하는 전압제어발진기의 자주발진주파수 자동조정장치.
  9. 제 5 항에 있어서, 상기 디지탈-아날로그 변환단계에서 출력되는 제어전류는 상기 연산단계에서 연산된 결과 부호비트가 '-'이면 전류소스비트를 활성화시키고, '+'이면 전류싱크비트를 활성화시키는 것을 특징으로 하는 전압제어발진기의 자주발진주파수 자동조정방법.
  10. 제 7 항에 있어서, 상기 제 1 스위치는 상기 타이밍발생기로부터 전원온리셋신호가 입력되는 자동조정모드에서 상기 위상비교기에 입력되는 신호를 차단하는 것을 특징으로 하는 위상동기장치의 자주발진주파수 자동조정장치.
  11. 제 7 항에 있어서, 상기 제 2 스위치는 상기 타이밍발생기로부터 전원온리셋신호가 입력되지 않는 정상모드에서는 상기 전압제어발진기에서 상기 카운터로 출력되는 신호를 차단하는 것을 특징으로 하는 위상동기장치의 자주발진주파수 자동조정장치.
KR1019930020367A 1993-09-28 1993-09-28 전압제어발진기의 자주발진주파수 자동조정방법 및 장치 KR960005683B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019930020367A KR960005683B1 (ko) 1993-09-28 1993-09-28 전압제어발진기의 자주발진주파수 자동조정방법 및 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930020367A KR960005683B1 (ko) 1993-09-28 1993-09-28 전압제어발진기의 자주발진주파수 자동조정방법 및 장치

Publications (2)

Publication Number Publication Date
KR950010330A KR950010330A (ko) 1995-04-28
KR960005683B1 true KR960005683B1 (ko) 1996-04-30

Family

ID=19365132

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930020367A KR960005683B1 (ko) 1993-09-28 1993-09-28 전압제어발진기의 자주발진주파수 자동조정방법 및 장치

Country Status (1)

Country Link
KR (1) KR960005683B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020093415A (ko) * 2001-06-08 2002-12-16 박병규 주파수 자동 제어 방법
ATE380271T1 (de) 2003-10-22 2007-12-15 Maccaferri Spa Off Schutznetz aus draht, schutzeinrichtung mit einem solchen schutznetz und verwendung eines solchen schutznetzes zum aufbau der schutzeinrichtung

Also Published As

Publication number Publication date
KR950010330A (ko) 1995-04-28

Similar Documents

Publication Publication Date Title
US7312663B2 (en) Phase-locked loop having a bandwidth related to its input frequency
US6747519B2 (en) Phase-locked loop with automatic frequency tuning
US7298219B2 (en) Phase-locked loop circuit
US5335365A (en) Frequency synthesizer with VCO output control
KR100714351B1 (ko) 발진 주파수 제어 회로
US7522690B2 (en) Jitter self test
US6914489B2 (en) Voltage-controlled oscillator presetting circuit
EP1518325A1 (en) Phase-locked loop with automatic frequency tuning
US6229400B1 (en) Method and apparatus for a calibrated frequency modulation phase locked loop
US10862487B2 (en) Locked loop circuit with reference signal provided by un-trimmed oscillator
US6411144B1 (en) Phase-locked loop circuit
US7292832B2 (en) Timing and frequency control method and circuit for digital wireless telephone system terminals
US4972446A (en) Voltage controlled oscillator using dual modulus divider
KR960005683B1 (ko) 전압제어발진기의 자주발진주파수 자동조정방법 및 장치
US6031426A (en) Phase locked loop with digital vernier control
AU568189B2 (en) Precision control frequency synthesizer having an unstable, variable frequency input signal
JPH03192821A (ja) フェーズロックループ
CN100486115C (zh) 自校准的恒定增益可调振荡器
US6570947B1 (en) Phase lock loop having a robust bandwidth and a calibration method thereof
US7157942B2 (en) Digital frequency difference detector with inherent low pass filtering and lock detection
KR100739998B1 (ko) 전압제어발진기의 자동보정장치를 구비한 위상동기루프
JPH04368020A (ja) 周波数シンセサイザ
JP3379393B2 (ja) 周波数シンセサイザ
JPH08154050A (ja) ゲーテッド発振器
JPH08204552A (ja) ディジタルｐｌｌ回路およびそのディジタルフィルタ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070327

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee